1. Program Block 프로그램 블록 Module 은 회로를 구성하는 기본 단위로서 기본적으로 설계를 위해 정의된 개념으로 서 하드웨어 모델링에 최적화 되어 있다. 하지만 테스트벤치는 하드웨어 설계를 위한 것이 아니고 회로를 검증하기 위한 환경을 모델링 하기 ..
2) $display("2"); else if (a == 4) $display("4"); ... 변수 a 가 0 이거나 1 인 경우, 2 인 경우, 4 인 경우로 구분된다. 3 가지 조건을 모두 만족하지 않는 경우에 대한 else 구문이 없기 때문에 변수 a 가 3, 5, 6, ... 7 이면 warning 을 발생한다. bit [2:0] a; unique if ((a == 0) || (a == 1)) $display("0 or 1"); else if (a ==
1. Data Types 정수 SystemVerilog 에서 사용할 수 있는 정수형 데이터 타입의 종류와 특징은 아래 표와 같다 정수 타입은 양수와 음수를 갖는 signed 형 이든지, 양수만 갖는 unsigned 일 수 있다. 타입 byte, shortint, int..
목차에 나열된 바와 같이 SystemVerilog 언어가 제공하는 각종 Literal과 관련 메소드의 형식과 동작을 설명한 후에 각 데이터 타입과 관련된 기능을 검증할 수 있도록 SystemVerilog 코드와 시뮬레이션 결과를 제공한다. SystemVerilog 언어..
1. System Tasks and System Functions 타입 $typename 는 주어진 인자 (변수나 수식) 의 데이터 타입을 스트링 이름으로 리턴한다. 수식일 경우는 계산된 최종 값의 타입이다. 크기 $bit 는 주어진 인자 (변수나 수식) 이 가진 비..
플로리안 및 쿼터스 사용 방법에 능숙해 진다. 전자시계의 동작 원리를 이해할 수 있다. 회로 작성과 시뮬레이션 능력 향상 ... 목표 FPGA BOARD와 FLOWRIAN을 이용한 논리 회로(디지털 시스템) 설계 FLIP-FLOP과 REGISTER등을 이용하여 전자시계에 필요한 기능(Counter,분주기 등) ... 세계 시각 세계 시각의 초기 상태는 현재 시각을 표시하고, 이후 B버튼을 누를 시 각각 차례대로 1,2 그리고 3번째 세계 시각이 세그먼트에 보여 진다. (1번째 = 시드니 [+2시간
