[Flowrian2] SystemVerilog 문법 및 실습 (Random Constraints)

소개글

본 문서는 SystemVerilog 언어에서 사용하는 Random Constraints에 대해 설명하고 예제 코드를 제공한다.

각 코드는 시뮬레이션에 의해 검증되었고 문법과 같이 동작함을 증명하였다.

(주)시스템 센트로이드의 Flowrian2와 Mentor Graphics 사의 Questa 시뮬레이터를 이용하여 검증하였다.

목차

1. Random Constraints
2. Lab : Random Variables and Constraints
3. Lab : Disabling Random Variable and Constraints
4. Lab : Random Constraints with Inside
5. Lab : Randomize With Statement
6. Lab : Pre_randomize and Post_randomize
7. Lab : Randomization of Array Size
8. Lab : Distribution Control
9. Lab : Randomization Ordering
10. Lab : Random Weighted Cases

본문내용

1. Random Constraints
rand randc
표준 랜덤 변수는 ‘rand‘ 키워드로 선언된다. 제약 조건이 주어지지 않으면 변수가 가질 수 있는 모든 값이 발생할 확률이 동일하게 생성된다.

랜덤 순환(Cyclic) 변수는 ‘randc‘ 키워드로 정의되는데 숫자 범위 내에서 가능한 모든 값들을 순환하면서 랜덤 값을 생성한다. 랜덤 순환 변수는 bit 타입 이든지 enum 타입 이어야 한다. 초기에 랜덤 값으로 시작하여 순환이 종료되는 마지막 값에서 새로운 랜 덤 값을 생성하고 다시 새로운 순환을 시작하는 방식으로 작동한다.

rand bit [7:0] y;
randc bit [1:0] y;

제약조건
제약조건을 정의하여 자동 발생되는 랜덤 값에 어떤 규칙을 가하여 합법적으로 사용할 수 있는 값만을 랜덤 발생한다. 제약조건은 ‘constraint‘ 키워드로 제약조건의 이름과 제약되는 조건들을 정의한다.

참고 자료

Stuart Sutherland, Simon Davidmann, Peter Flake, "SystemVerilog for Design”, Springer.
Chris Spear, "SystemVerilog for Verification”, Springer.
International Standard IEEE1800, “Standard for SystemVerilog ? Unified Hardware Design, Specification, and Verification Language”, IEC.