반대로 디멀티플렉서는 하나의 입력을 여러 개의 출력 중 하나로 전송한다. 4x1 디멀티플렉서는 하나의 입력을 4개의 출력 중 하나로 전송하며, 선택된 출력에 입력을 전송할 때 나머지 ... 결과 보고서 ( 멀티플렉서, 디멀티플렉서 설계 ) 제목 MUX, DEMUX 설계 실습 목적 멀티플렉서는 여러 개의 입력을 하나의 출력으로 전송한다. ... 따라서 이번 실습에서는 멀티플렉서와 디멀티플렉서의 동작을 이해하고 VHDL 코드를 작성하여 설계한다. 실습 내용 실습 결과 MUX 1.
결과 보고서 ( 수 정렬회로 설계 ) 제목 수 정렬회로 설계 실습 목적 정렬회로는 두 수를 입력받아 크기를 비교한 후 큰 수를 max 7-세그먼트 FND에, 작은 수를 min 7-세그먼트 FND에 출력한다. 크기 비교기와 유사하게 입력되는 두 수를 비교해서 큰 수와 작..
결과 보고서 ( 인코더, 디코더 설계 ) 제목 인코더, 디코더 설계 실습 목적 디코더는 n개의 입력과 2^{ n}개의 출력을 갖지만, 인코더는 2^{ n}개의 입력을 받아서 인코딩된 n개의 출력을 발생시킨다. 그러나 일반적인 인코더의 문제점은 8개의 입력에서 2개 이상..
위 사진과 같이 디바운스된 후 신호는 안정적으로 변한 것을 알 수 있다. 5. ... FPGA에서 한 자리의 16진수는 4비트에 저장되며, 7-세그먼트에 출력하려면 디코딩해야 한다. ... 디바운스는 짧은 시간에 여러 번 스위치에서 채터링이 발생하는지 확인하고, 그 증상을 방 지하는 방법이다.
결과 보고서 ( 패리티 발생기, 검사기 설계 ) 제목 패리티 발생기, 검사기 설계 실습 목적 패리티 비트는 데이터 전송 도중 오류가 발생했는지 검사하는 데 사용된다. 수신 측에서는 송신 측에서 전송한 데이터에 대해 데이터에 포함된 ‘1’의 개수를 카운트하여 오류가 발생..
결과 보고서 ( 기본적인 디지털 논리회로 설계 ) 제목 기본적인 디지털 논리회로 설계 실습 목적 본 실습에서는 기본 논리 게이트로 구성된 회로를 Schematic과 VHDL로 각각 설계하여 시뮬레이션 후, 시뮬레이션 결과가 작성한 진리표와 일치하는지 확인함으로써 논리회..
결과 보고서 ( ‘1’ 개수 카운터 / Leading one 카운터 설계 ) 제목 ‘1’ 개수 카운터 / Leading one 카운터 설계 실습 목적 이 실습에서는 입력되는 이진 벡터에서 앞에 연속적으로 입력되는 ‘1’의 개수를 카운트한다. 앞에 나온 ‘1’ 개수 카운..
결과 보고서 ( 전가산기, 전감산기 설계 ) 제목 전가산기, 전감산기 설계 실습 목적 전감산기는 한 자리 이진수 뺄셈 시, 전가산기에서 더한 결과 캐리가 발생하는 것과 반대로 아랫자리에서 발생하는 빌림수를 고려해야 한다. 그리고 감산한 결과와 위에서 빌린 수를 나타내야..
HW7 Problem cascadable한 방식과 cascadable하지 않은 방식 2가지 방법으로 구현했습니다. 결과 분석은 한 페이지에 모두 적었습니다. cascadable comparator a) 그림 SEQ 그림 \* ARABIC 1 : module(cascad..
FSM 1101 detector 그림 SEQ 그림 \* ARABIC 1 : 모듈 코드 그림 SEQ 그림 \* ARABIC 2 : 테스트 벤치 코드 그림 SEQ 그림 \* ARABIC 3 : 모듈구현 결과 그림 SEQ 그림 \* ARABIC 4 : waveform 그림 ..
4_to_16 Decoder 그림 SEQ 그림 \* ARABIC 1 : 모듈구현 결과 그림 SEQ 그림 \* ARABIC 2 : wave form(가로로 캡쳐가 길어서 확대하면 잘 보입니다.) 그림 SEQ 그림 \* ARABIC 3 : 모듈코드 그림 4 : 테스트 벤치..
4bit CLA 그림 SEQ 그림 \* ARABIC 1 : 모듈 코드(32비트의 경우 parameter만 수정) 그림 SEQ 그림 \* ARABIC 2 : 테스트 벤치 코드 그림 SEQ 그림 \* ARABIC 3 : 모듈구현 결과 그림 SEQ 그림 \* ARABIC 4..
shift register 그림 SEQ 그림 \* ARABIC 1 : 모듈 코드 그림 SEQ 그림 \* ARABIC 2 : 테스트벤치 코드 그림 SEQ 그림 \* ARABIC 3 : 모듈구현 결과 그림 SEQ 그림 \* ARABIC 4 : waveform shift r..
MUX_4_to_1 (if – else) 그림 SEQ 그림 \* ARABIC 1 : 모듈구현 결과 그림 SEQ 그림 \* ARABIC 2 : wave form MUX_4_to_1 (case) 그림 3 : 모듈구현 결과 그림 4 : wave form 4bit Shift ..
Module code 1bit full adder 와 4bit full adder의 모듈코드이다. 4bit full adder에서는 1bit full adder의 모듈을 이용해 계층적으로 코드를 작성했다. Test bench code 입력 값이 들어가는 x, y, c_..
HW8 Problem Verilog HDL code using behavioral model and test bench to verify whether the module behaves correctly.그림1 : module code 그림2 : testbench 그림..
8bit cascadable comparator 그림 SEQ 그림 \* ARABIC 1 : 모듈구현 결과 그림 SEQ 그림 \* ARABIC 2 : wave form (a 가 b보다 클 때) 그림 SEQ 그림 \* ARABIC 3 : wave form (a 와 b가 동..