VHDL실습 메모리(ROM,RAM)설계

소개글

VHDL및 실습 수업과제로
signal과 variable을 이해하여 ROM과 RAM을 설계하고 파형과 RTL뷰어를 통하여 확인한다.

목차

1. 서론
(1) signal vs variable
(2) ROM vs RAM

2. 실습내용
(1) signal
(2) variable
(3) ROM
(4) RAM

3. 파형

4. RTL뷰어

본문내용

1.서론
(1) signal vs variable
● signal : ① 할당은 ‘<=’ 으로 한다.
② 회로의 상호연결을 표현한다.
③ 전역적(global)이다. -> 코드전체에서 사용가능하다.
④ 순차코드 내부에서 사용될 때는 값의 갱신이 즉각적으로 이루어지지 않고 process, procedure, function이 종결될 때 갱신된다.
⑤ package, entity, architecture에서 사용되며 entity의 모든 port는
기본적으로 signal이다.

<중 략>

2.실습내용
signal
signal을 이용한 시프트레지스터 설계는 다음과 같다.

6번째 줄~12번째 줄
→ 입출력포트를 정의해줬다.

14번째 줄~15번째 줄
→ signal은 architecture와 begin사이에 a, b, c 의 신호를 선언해줘서 전역적으로 사용한다.

16번째 줄~
→ clk이 rising edge일 때 a에는 din을 b에는 a를 c에는 b를 할당한다.

참고 자료

없음