논리회로실험 설계 보고서

소개

논리회로실험 프로젝트 보고서입니다.
8bit 곱하기 8bit 지연시간은 18ns로 측정되었고 실험 A+받았습니다.

목차

1-(1) 설계주제
1-(2) 설계목적
2. 설계이론
3. 실험 진행상황 요약 설명
4. 최종 선택 알고리즘
5. 최종 VHDL 소스코드 (BOOTH 알고리즘을 이용)
6. Simulation
7. FPGA 동작
8. 고찰

본문내용

1-(1) 설계주제 : 8bit의 2's complement binary 입력 2개를 받아 16-bit의 2's complement binary 로 출력하는 곱셈기를 설계(VHDL구현)하고 FPGA board에 VHDL code를 업로드 하여 실제 multiplier를 구현한다.

1-(2) 설계목적 : 8bit*8bit multiplier 설계를 통해 여러 가지 곱셈 알고리즘을 이해하고 multiplier 구현을 위한 기법들을 익히며 설계 흐름을 숙지한다. 동작 확인 과정을 통해 시뮬레이션 툴의 사용법을 익힌다. FPGA board에 설계한 코드를 load한 후 회로로 구현하여 곱셈기의 동작을 눈으로 확인하여 본다.

<중 략>

우선 FPGA에 올리기 위해서는 Hardware setup에서 USB-Blaster[USB-0]로 설정한다. 설정을 완료한 후에 Start를 누르면 FPGA에 설계한 Multiplier가 입력되어 FPGA board는 이제 Multiplier의 기능을 하는 board로 바뀌는 것이다. VHDL로 시뮬레이션한 결과를 보면 01111111과 00000001의 곱을 시뮬레이션하면 000*************이 출력되는 것을 확인할 수 있다. 위의 4개의 사진은 실제 FPGA 보드를 bread board에 확장한 모습니다. 사용할 수 있는 I/O pin이 부족하여 내장 LED와 같이 출력을 받는다. 내장 LED가 하위 8bit이고 bread board의 다이오드 8개가 상위 8bit이다. 또한 주황색 입력선이 multiplicand이고 파란색 입력선이 multiplier로 multiplicand가 01111111이고 multiplier가 00000001인 상황을 나타낸 것이다. 실제로 FPGA의 내부 하위 8bit가 불이 들어온 것을 확인할 수 있다. 따라서 시뮬레이션 결과와 실제 FPGA board와 Bread board에 올린 실험 결과 값이 동일함을 확인할 수 있었다.

참고자료

· http://terms.naver.com/entry.nhn?cid=614&docId=590006&categoryId=614
· http://fourier.eng.hmc.edu/e85/lectures/arithmetic_html/node10.html
· http://en.wikipedia.org/wiki/Booth%27s_multiplication_algorithm
· http://ko.wikipedia.org/wiki/%EA%B3%B1%EC%85%88%EA%B8%B0