또한 위 코드는 3에서 5로 바로 넘어가는 경우는 결과값이 4의 배수를 만족하지 않는다고 판단, 1을 출력하지 않고 무시하고 지나가는 코드이다. ... 코드 입력포트 : a, b, rst_n, clk 출력포트 : ps, ns, bout - 시뮬레이션 결과 A, b 2개의 1bit input값이 들어오는데 이 값을 더했을 때 4의 배수가 ... 최대한 줄여보았지만 합성하는데는 실패하였다. - State diagram (4를 출력하지 않고 무시하는 경우) - State diagram (4를 출력하는 경우) S5를 추가해 4의 배수를
Swaps_bytes 코드 Swaps_bytes 파형 Twos_adder 코드 Twos_adder tb1 파형 Twos_adder tb2 파형 D flip-flop 소스코드 D flip-flop 파형 Force release tb 코드 Force release 파형을 ..
HW#5 문제 3-1번 - 코드 입력포트 : x, y, c_in 출력포트 : sum, c_out - 시뮬레이션 결과 비교 순서대로 실행했을 때 파형 코드 순서를 바꿔서 실행했을 때 파형 코드 순서를 바꾸어서 실행하면 t값이 정해지지 않은 채로 c_out, sum값에 t..
Verilog source code module DLpjpj2(reset, clock, C, P, HG, HY, HR, LG, LY, LR, PG, PR, st1, st0, T); ... simulation & comparison 그림 moore style diagram 설계상의 차이점은 무어에서의 시간 변수를 moore에서는 T 이 설계상에 나와 있는 시간이 모두 5의 배수인
Triggering, Pulse Width Triggering, Time-out Triggering 등이 있으며 이번 실험에 사용되는 것은 edge Triggering으로 아날로그 배수 ... -------------------------------------4 3.1.1.EPLD 구현을 위한 설계 ---------------------4 3.1.2.EPLD를 구현한 Verilog ... ====================== 주기 400us acquisition time =200ms 5.결과 분석 먼저, 기본적으로 EPLD의 macrocell spec에 맞추어 verilog
