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  • 21. De Morgan의 법칙
    21. De Morgan의 법칙
    실험 21. De Morgan의 법칙제출일 : 2017 년 11 월 8 일분 반학 번조성 명83214****15***▣ 예비보고서(1) NOT, NOR 및 NAND 논리함수의 진리표 및 회로 기호를 작성하라.*회로기호*진리표NOT 회로입 력출 력AY0110NOR 회로입 력출 력ABY001010100110NAND 회로입 력출 력ABY001011101110① NOT 회로 : 인버터라고도 하며 입력 신호가 1이면 출력은 0, 입력이 0이면 출력은 1이 되는 것처럼 항상 입력신호와 출력신호가 반전되는 회로이다.② NOR 회로 : OR 회로의 역을 나타내는 회로이다.③ NAND 회로 : AND 회로의 역을 나타내는 회로이다.(2) 부록에서 74LS04, 74LS00 및 74LS02의 내부 기능들을 확인하라.① 74LS00 ( Boolean functionsY= bar{A BULLET B} orY= bar{A} + bar{B} in positive logic )*Recommended Operating ConditionsV _{cc}(supply voltage) : min : 4.75V, max : 5.25VLow-level input voltage : 0.8VHigh-level input voltage : min 2VLow-level output voltage : max 0.5VHigh-level output voltage : min 2.7V② 74LS02 ( Boolean functionsY= bar{A+B} orY= bar{A} TIMES bar{B} in positive logic )* Recommended Operating ConditionsV _{cc}(supply voltage) : min : 4.75V, max : 5.25VLow-level input voltage : 0.8VHigh-level input voltage : min 2VLow-level output voltage : max 0.5VHigh-level output voltage : min 2.7V③ 74LS04 ( Boolean functionsY= bar{A} )* Recommended Operating ConditionsV _{cc}(supply voltage) : min : 4.75V, max : 5.25VLow-level input voltage : 0.8VHigh-level input voltage : min 2VLow-level output voltage : max 0.5VHigh-level output voltage : min 2.7V(3) De Morgan의 법칙에 의하여 게이트가 변환(NOR에서 AND로, NAND에서 OR로)됨을 확인하고 이를 고찰하라.*De Morgan의 제 1법칙: ACDOT B의 보수 취한 것이 A의 보수와 B의 보수를 합한것과 같다.*De Morgan의 제 2법칙: A + B의 보수 취한 것이 A의 보수와 B의 보수를 곱한것과 같다.① De Morgan의 제 1법칙(논리합 → 논리곱) :bar{A+B}=bar{A}cdot bar{B}입 력출력 1출력 2ABbar{A+B}bar{A}cdot bar{B}00*************0진리표를 이용하였을 때 출력 1과 출력 2의 값이 같으므로 De Morgan의 법칙 1은 성립한다.② De Morgan의 제 2법칙(논리곱 →논리합) :bar{A cdot B}=bar{A}+bar{B}입 력출력 1출력 2ABbar{A cdotB}bar{A}+bar{B}*************100진리표를 이용하였을 때 출력 1과 출력 2의 값이 같으므로 De Morgan의 법칙 2도 성립한다.(4)Y= bar{(A BULLET B)(C+D)(A+B)} 을 De Morgan의 법칙을 이용하여 간략화하여라.Y=bar{A cdotB}+bar{C+D}+bar{A+B}Y=bar{A}+bar{B}+bar{C}bar{D}+bar{A}bar{B}Y=bar{A}(1+bar{B})+bar{B}+bar{C}bar{D}Y=bar{A}+bar{B}+bar{C}bar{D}
    공학/기술| 2017.11.28| 3페이지| 1,000원| 조회(77)
    태그 예비, 드모르간, de morgan, 기초전자전기실험
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  • 2. 오실로스코프
    2. 오실로스코프
    2018년도 응용전자전기실험1 결과보고서실험 2 . 오실로스코프제출일: 2018년 3월 19일분 반학 번조성 명1141.실험목적1)트리거형 아날로그 오실로스코프의 기본 이론과 기본 계측 방법을 익힌다.2)오실로스코프의 다양한 조작과 파형을 읽는 법을 익힌다.2.실험방법V_{ out}C=`0.047 mu F`,`1 mu F주파수:100KV _{pp} =`1VV _{DC} =`0V그림2그림1V_{ out}R _{1}R _{1}=200kR _{2}=200kCR _{2}1) 브레드보드에 그림1과 같은 회로를 구성하여 준다.2) 구성한 회로에 오실로스코프를 연결하여 어떠한 파형이 나오는지 측정한다.3) 브레드보드에 그림2와 같은 회로를 구성하여 준다.4) 구성한 회로를 오실로스코프에 연결하여 어떠한 파형이 나오는지 측정한다.그림 1에서 측정한 파형이V_{ out}과 접지부분에서의 저항값의 차이에 의해 오실로스코프에 측정되어 나타내여진 파형의 진폭이 약 2배가량 차이가 남을 알 수 있었다.3.실험결과그림2의 회로에서 먼저C=0.047 mu F 인 커패시터값을 갖고 실험을 했을 때 도출된 파형이다.C=0.047 mu F일때그림2의 회로에서C=1 mu F 인 커패시터값을 갖고 실험을 했을 때 도출된 파형이다. 커패시터의 값이커지므로써V_{ out}V_{ out}V_{ out}에서 ch1에서 측정된 값이C=0.047 mu F일때의 값에 비해 직선처럼 나타내어짐을 알 수 있다.C=1 mu F일때4.고찰*이번 실험을 통해 오실로스코프의 기본적인 활용법에 대해서 배울 수 있었다.*오실로스코프를 사용함에 있어 ch1과 ch2의 위상값을 한번에 비교해볼 수 있었다.
    공학/기술| 2021.12.16| 2페이지| 1,000원| 조회(197)
    태그 오실로스코프, Oscilloscope, 응용전자전기실험1
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  • 판매자 표지 초전도체와 완전도체의 차이점 및 초전도현상에 대한 고찰과 분류방법
    초전도체와 완전도체의 차이점 및 초전도현상에 대한 고찰과 분류방법
    초전도체(superconductor)에 관한 연구는 1911년도 경에 네덜란드의 과학자 헤이커 카메를링 오너스(Heike Kamerlingh Onnes)가 수은을 연구하던 중 4.19K에서 저항이 0이 되어 초전도체가 된다는 사실을 발견하면서 시작이 되었다고 한다. 초전도체의 사전적인 정의는 특정조건에서 전류에 대한 저항이 0이며 반자성을 띠는 물질을 초전도체라 하는데, 이때 단순히 전기 적인 저항이 0인 것만 보는 것이 아니라 주변 자기장을 완전히 상쇄하는 완전 반자성이 존재 해야 초전도체라고 할 수 있다. 이는 단순히 전기저항이 0 인 완 전 반도체와는 자기적 성질의 차이가 존재하기 때문 이다. 이때 완전 반자성이라 함은 초전도체를 설명하는데 있어서 매우 중요한 현상인 마이스너 효과(Meissner effect)와 같은 뜻인데..
    공학일반| 2021.12.16| 4페이지| 3,000원| 조회(1,484)
    태그 초전도체, 고찰, 초전도현상, 분류방법, 완전도체
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  • 실험 15. 소신호 MOSFET 증폭기
    실험 15. 소신호 MOSFET 증폭기
    2018년도 응용전자전기실험2결과보고서실험 15. 소신호 MOSFET 증폭기제출일: 2018년 10월 1일분 반학 번조성 명■실험이론능동소자부하를 가진 고이득 MOSFET 증폭기(1) 고이득 MOSFET 증폭기높은 전압이득을 가지는 연산 증폭기가 집적회로에서 필요로 할 때, 여러 단의 낮은 이득을 가지는 증폭기를 직렬로 연결하면서 얻을 수도 있다. 그러나, 이러한 회로는 각 단의 증폭기에서 일어ㅇ나는 위상 천이로 인하여 바람직하지 못한 경우가 많다. 특히, 연산 증폭기를 궤환회로로 사용할 경우, 과도한 위상 천이는 발진을 하는 등 불안정한 동작으로 직결될 수 있다. 이러한 문제를 해결하려면 가능한 한 작은 숫자의 증폭단을 사용하는 것이 바람직하며, 실제 최근의 집적회로 연산증폭기는 단지 2단 전압 증폭단만을 대부분 채용한다. 따라서, 각 단에서 필요한 이득을 얻기 위해 보통 수동소자로 구성된 부하보다는 높은 임피던스를 가진 전류원을 직접부하로 사용하는 증폭기가 바람직하다.(2) 능동소자부하로서의 전류원단일 입력전압을 가지는 차동 증폭기의 드레인쪽 출력에 수동소자인 저항을 사용할 경우, 전체 전압이득의 크기는I _{D} R _{D}에 비례한다. 이제 수동소자부하 대신 능동소자를 부하로 사용할 경우 부하 양단에 걸리는 바이어스 전압의 크기를 증가시키지 않으면서 훨씬 더 큰 이득을 얻을 수 있다. 이때 소신호 이득은 수동소자저항R _{D} 대신 능동소자부하의 동적 저항을 사용하면 같은 식을 사용할 수 있다. 만약, 능동소자부하의 동적 저항을 사용하면 같은 식을 사용할 수 있다. 만약, 능동소자부하의 동적 저항이 매우 크다면 차동 증폭기의 전압이득은 따라서 커지며, 결과적으로 MOSFET의 드레인 출력저항에 의해 제한될 것이다.이상적인 전류원은 이론적으로 무한대의 저항값을 가지나, 실제 전류원은 유한한 큰 저항값만을 가진다. 예를 들면, 그림 15-7과 같이 일정한 게이트-소스 바이어스 전압을 가지고 있는 동일한 PMOSFET 쌍을 차동 증폭기의 드레인 저항 대신 사용할 수 있다.이 회로에서 방향을 고려하지 않을 때Q _{1} 및Q _{3}의 드레인 전류의 크기는Q _{2} 및Q _{4}의 드레인 전류의 크기와 같아야 한다. 만약, 부하인Q _{3} 및Q _{4}가 포화영역에 있으면 그들의 출력 임피던스는 매우 크다.만약, NMOSFET 쌍인Q _{1}및Q _{2}가 동시에 포화영역에 있다면 결과적인 전압이득v _{o1} /v _{1} 및v _{o2} /v _{1} 은 대단히 크게 될 것이다. 그러나, 그림 15-7의 회로의 문제점은 모든 트랜지스터들을 포화영역 속에 유지시키는 것이다.Q _{1}및Q _{2}의 드레인 전류는 소스 저항R _{ss}및 음의 전압원 -V _{ss}에 의해 결정되며 만약 이 DC바이어스 전류가Q _{3} 및Q _{4}의 포화전류의 크기보다 작게 되면,Q _{3} 및Q _{4}는 선형영역에 있게 되어 정상적인 동작이 불가능하다. 또한,Q _{3} 및Q _{4}의 드레인 포화전류가Q _{1}및Q _{2}의 전류보다 작게 되면 이제는Q _{1}및Q _{2}가 선형영역 속에 있게 될 것이다. 선형영역 속에 있는 소자들은 매우 작은 출력저항을 갖게 되므로 낮은 전압이득을 가질 수 밖에 없다.(3) 전류 반복기를 부하로 사용하는 차동 증폭기전류 반복기는 그림 15-7과 같이 적절한 DC바이어스 전류를 포화영역에서 동작하도록 해야 하는 어려움을 해결해 주며, 그림 15-8과 같이Q _{3}의 게이트-소스를 직접 연결하여Q _{3}및Q _{4}의 게이트-속스에 가해줘야하는 DC전압의 필요성도 제거해 준다. 트랜지스터Q _{3}의 게이트-소스 전압은 드레인-소스 전압과 같으며 이때Q _{3}는 자동적으로 포화영역에서 동작하며, 드레인 전류i _{D3}는Q _{3}의 게이트-소스 전압에만 의존한다. 한편, 트랜지스터Q _{4}는Q _{3}와 같은 게이트-소스 전압을 가지므로,Q _{3}및Q _{4}가 동일한 소자이기만 하면 다음 식과 같이 포하영역에서 같은 드레인 전류를 가져야 한다.i _{D4} =i _{D3`````,`} ``i _{D2} =i _{D1}Q _{1}및Q _{2}의 DC바이어스 전류와 무관하게 PMOSFET에 의해 형성되는 전류 반복기는 전류의 균형을 유지하게 해준다.Q _{3}의 게이트-소스 연결의 결과로서 얻어지는 소자의 소신호 동적 저항은 다음 식과 같이 되어 아주 작은 값을 갖게 된다.i _{d} =g _{m} v _{gs} =g _{m} v _{ds} ````,`````v _{ds} /i _{d} = {1} over {g _{m}}■실험방법MOSFET을 사용하는 실험은 소자의 취약성으로 인하여 바이폴라 트랜지스터를 사용하는 실험에 비해 비교적 까다롭다. 실험은 가능한 한 실험 순서에 따라 실제로 진행하되, 부득이한 경우에는 다음의 SPICE 변수를 사용하여 컴퓨터에 의한 시뮬레이션을 통하여 실험을 진행할 수도 있다.- 능동소자부하를 가진 고이득 MOSFET 증폭기1) 그림 15-10의 실험회로를 구성하라. 트랜지스터Q _{1} 및Q _{2},Q _{3} 및Q _{4}를 위해 별개의 집적회로가 사용된다.Q _{1} 및Q _{2}의 문턱 전압은 2V 정도이며R _{ss}를 통한 전류는 100mu A로, DC 드레인 바이어스 전류의 크기는 대략 50mu A이다.Q _{1} 및Q _{2}의 전형적인 출력 임피던스는
    공학/기술| 2021.12.16| 3페이지| 1,000원| 조회(179)
    태그 증폭기, MOSFET, 응용전자전기실험2
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  • 22. Flip-flop 회로 결과보고서
    22. Flip-flop 회로 결과보고서
    실험 22. Flip-flop 회로제출일 : 2017 년 11 월 21 일분 반학 번조성 명8321****15***321*******321*******▣ 실험결과표 22.5 RS flip-flop 회로 (NOR Gate)입 력출 력R [V]S [V]Q [V]bar{Q} [V]000.121Q 4.343{bar{Q}}0+54.3530.102+500.1214.359+5+50.121X 0.117X표 22.6 RS flip-flop 회로 (NAND Gate)입 력출 력R [V]S [V]Q [V]bar{Q} [V]004.411X 4.411X0+50.1454.411+504.4120.166+5+54.412Q 0.177{bar{Q}}표 22.7 JK flip-flop입 력출 력J [V]K [V]Q [V]bar{Q} [V]004.360Q 0.089{bar{Q}}0+50.0894.360+504.3600.089+5+50.089{bar{Q}} 4.360Q표 22.8 D flip-flop입 력출 력CP [V]D [V]Q [V]bar{Q} [V]000.172Q 4.396{bar{Q}}0+50.172Q 4.396{bar{Q}}+500.1724.396+5+54.4120.171※ 검토 및 보고 사항.(1) NOR gate RS flip-flop 실험에서 표 22.5의 실험치가 표 22.1의 이론치와 일치하는지 확인하라.NOR gate RS flip-flop 회로의 실험치와 이론치의 두 표를 비교하여 보면 실험값이 결과값에 일치함을 알 수 있다. 입력값이 R=S=0 일때는 바로 직전에 측정한 입력값이 R=+5, S=0인 경우의 결과값 Q=0.121{bar{Q}}=4.343과 같음을 알 수 있다.이론상 입력값이 R=1, S=1인 경우에 두 NOR 게이트 모두 하나 이상의 입력이 1이되어 출력 Q와bar{Q} 값 모두 0이 되어 서로 보수관계가 성립하지 않게 되는 것도 실험을 통해 확인하였다.(2) NAND gates RS flip-flop 실험에서 표 22.6의 실험치가 표 22.2의 이론치와 일치하는지 확인하라.NAND gates RS flip-flop 회로의 실험치와 이론치의 두 표를 비교해보면 입력값이 R=+5, S=+5 일때는 바로 직전에 측정한 입력값이 R=+5, S=0인 경우의 결과값 Q=4.412{bar{Q}}=0.166과 같음을 알 수 있다. R=S=0인 경우 출력Q와barQ값 모두 1이 되어 보수관계를 성립하지 않아 금지 상태가 되는 것도 실험을 통해 확인하였다.(3) JK flip-flop의 실험에서 표 22.7의 실험치가 표 22.3의 이론치와 일치하는지 확인하라.JK flip-flop 회로의 실험치와 이론치 값을 비교해보면 실험값에서 J=K=0일때의 출력값과 J=K=5일때의 출력값이 정반대가 되어 이론과 일치함을 확인할 수 있다.(4) D flip-flop의 실험에서 표 22.8의 실험치가 표 22.4의 이론치와 일치하는지 확인하라.D flip-flop회로의 실험치와 이론치 값을 비교해보면 실험치에서 CP=0일 때는 출력값이 변하지 않고 CP=D=5의 값을 입력하여 줄때만 이론치의 표처럼 출력값이 변화함을 확인할 수 있다.※고찰-이번 실험을 통해서 NOR gate RS flip-flop, NAND gates RS flip-flop, JK flip-flop, D flip-flop 총 4가지의 이론치와 실험치를 비교하여 볼 수 있었다.JK flip-flop을 실험할 때 입력값과 출력값이 제대로 나오지 않는 경우가 있었는데 회로구성은 몇 번에 걸쳐 검토하였고 조교님도 회로구성이 잘못된거 없다고 하셨으니 NOR gate나 NAND gates안의 소자의 문제라고 본다.
    공학/기술| 2021.12.16| 3페이지| 1,000원| 조회(104)
    태그 결과보고서, Flip, flop, 기초전자전기실험, flip-flop회로
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