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"verilog basic FPGA" 검색결과 1-18 / 18건

  • 워드파일 Verilog Basic, FPGA, 시프트 레지스터 카운터 예비레포트
    Verilog Basic, FPGA 시프트 레지스터 카운터 예비레포트 1. 실험 제목 1) Verilog Basic, FPGA 2) 시프트 레지스터 카운터 2. ... 관련 이론 1) Verilog Basic, FPGA - Verilog의 구조 (1) 시작부분 module의 선언 module은 Verilog에서 기본 설계 단위이며 이를 통해 다른 ... 표현: ’: 8’hFB : b - 2진수, d - 10진수, h - 16진수 음수는 2’complememt 사용 언더바(_): 가독성을 좋게 함. (2’b1100_0101) - Verilog
    리포트 | 8페이지 | 1,000원 | 등록일 2022.11.06
  • 워드파일 Verilog Basic, FPGA, 시프트 레지스터 카운터 결과레포트
    이번 실험은 FPGA 보드와 Verilog를 이용하여 Ring counter, Johnson counter를 설계하고 보드에 업로드해 결과를 확인하였다.
    리포트 | 6페이지 | 1,000원 | 등록일 2022.11.06
  • 한글파일 [기초전자회로실험2] "Verilog Basic, FPGA / Shift register - FPGA" 예비보고서
    실험제목 ① Verilog Basic, FPGA ② Shift register - FPGA 2. ... 1 Preliminary report Electronic Engineering 기초전자회로실험 Verilog Basic, FPGA / Shift register - FPGA 자료는 ... 실험목적 ① Study the Basic Verilog, FPGA ② Study the Shift register ③ Experiment the Shift register, FPGA
    리포트 | 8페이지 | 1,500원 | 등록일 2019.03.25 | 수정일 2019.03.29
  • 한글파일 [기초전자회로실험2] "Verilog Basic, FPGA / Shift register - FPGA" 결과보고서
    실험제목 ① Verilog Basic, FPGA ② Shift register - FPGA 2. ... 1 Result report Electronic Engineering 기초전자회로실험 Verilog Basic, FPGA / Shift register - FPGA 자료는 실제 실험을 ... 실험결과 및 사진 FPGAVerilog로 입력한 Shift register Counter를 programing 한 이 후 출력결과를 사진으로 기록하였다.
    리포트 | 3페이지 | 1,000원 | 등록일 2019.03.25 | 수정일 2019.04.01
  • 한글파일 ring counter, jhonson counter 결과레포트
    실험 제목 [Verilog Basic, FPGA] 2. ... 따라서 FPGA 실험에서는 코드를 틀리지 않고 정확하게 작성하는 것이 중요하다. ... 고찰 이번 실험은 nexy4 board과 verilog code를 사용하여 ring counter, jhonson counter를 설계하고 실제로 board에 나타나는 결과를 확인하는
    리포트 | 4페이지 | 2,000원 | 등록일 2022.08.22
  • 한글파일 ring,jhonson counter 예비레포트
    실험 제목 [Verilog Basic, FPGA] 2. 실험 목적 -fpga를 통해 ring counter, jhonson counter 시뮬레이션 3. ... FPGA는 SRAM 타입의 경우 PROM 파일만 바꿔주면 부용을 바꿀 수 있다. ASIC은 칩을 교체해야 하지만 FPGA는 업데이트를 해결 가능하다. ... 관련 이론 (1) FPGA (field-programmable fate array) FPGA 는 설계가능 논리 소자와 프로그래밍이 가능한 내부 회로가 포함된 반도체 소자이다.
    리포트 | 7페이지 | 1,000원 | 등록일 2022.08.21
  • 파일확장자 연세대학교 기초디지털실험 1주차 결과레포트
    ObjectThis lecture is about understanding the fundamental theory of Verilog and then implementing and ... FPGA, Field Programmable Gate Array is an integrated circuit designed to be constructed by a customer ... Language, helps implementing circuit schematics and designating modules’ behavior.Modules are the most basic
    리포트 | 13페이지 | 5,000원 | 등록일 2021.08.18 | 수정일 2023.01.07
  • 워드파일 서울시립대 전전설2 Lab-03 결과리포트 (2020 최신)
    전자전기컴퓨터설계실험Ⅱ 결과리포트 Lab-03 Basic Gates in Verilog 작성일: 20.10.02 1. ... Run implement design하고 이후 generate programming file부터 run하여 FPGA칩을 프로그램한다. ... 이제 FPGA 프로그램을 계속 진행하기 위해 Implementation 탭을 다시 클릭하고 UCF file을 만들어 pin을 할당한다. 12.
    리포트 | 19페이지 | 1,500원 | 등록일 2021.09.10
  • 워드파일 [서울시립대] 전자전기컴퓨터설계실험2 / Lab03(결과) / 2021년도(대면) / A+
    Post-report Basic Gates in Verilog 실험날짜 : 학번 : 이름 : 1. Introduction 가. ... 최종적으로 FPGA Device Configuration까지 수행해서 동작을 확인하였을 때 역시 결과는 이론적 진리표의 값과 동일했다. 6. ... Digital Design with an Introducton to the Verilog HDL 5thedition 3) 연세대학교 정보통신용 SoC설계연구실 Verilog 문법 교안
    리포트 | 19페이지 | 2,000원 | 등록일 2022.07.16
  • 워드파일 서울시립대 전전설2 Lab-03 예비리포트 (2020 최신)
    전자전기컴퓨터설계실험Ⅱ 예비리포트 Lab-03 Basic Gates in Verilog 작성일: 20.09.20 1. ... Impact를 실행해 FPGA를 프로그래밍하고 동작 검증한다. 1. Verilog HDL과 VHDL의 장단점을 조사하시오. ... 하나는 미국방성이 주도로 개발한 VHDL이고 다른 하나는 반도체 업계 주도로 개발된 Verilog HDL(Verilog)이다.
    리포트 | 13페이지 | 1,500원 | 등록일 2021.09.10
  • 워드파일 최신 ASML 합격 자소서+전화영어인터뷰+자세한 면접후기
    Electronics Engineering: Principle and property of semiconductors Semiconductor Engineering & Practice: Basic ... Design & Lab and Embedded SOC Design & Lab Engineering design course: FDCT design of JPEG algorithm Verilog ... These design classes gave me key experiences: I used FPGA equipment DE2-70 and DE2-115 board on which
    자기소개서 | 12페이지 | 3,000원 | 등록일 2016.11.20 | 수정일 2018.02.21
  • 한글파일 Embedded System 2nd_Report LCD Control
    The reason is that we didn’t fully verify of the verilog code we designed. ... They use the same basic technology, except that arbitrary images are made up of a large number of small ... (void); extern void logo_display(char *ver); extern unsigned char fpga_uart0_getchar(void); extern void
    리포트 | 60페이지 | 3,500원 | 등록일 2013.10.28
  • 한글파일 arithmetic circuit design(예비)
    simulation and FPGA Kit. ... Then verify this with simulation and FPGA Kit. 2. ... / subtracter (2) 4-bit ALU ① Logic operation There are 16 cases of possible results with three basic
    리포트 | 11페이지 | 1,000원 | 등록일 2011.07.09
  • 한글파일 신의손) 노벨리스코리아 합격 이력서 및 자기소개서
    Power Point(very good), Excel(good), word(good), Hangul(very good) Available computer language/ tool: Verilog ... Electronic Circuit Experiment 2 - Design digital hardware using A/D Convert Board, Traffic board and FPGA ... 3.58) /4.5 M.A , Major, Date of graduation : GPA: (x.x) / 4.5 Computer Skills Certificate: Primavera Basic
    자기소개서 | 8페이지 | 3,000원 | 등록일 2014.08.18
  • 한글파일 전기전자기초실험 Chapter 9 Arithmetic Circuit DesignPre-report
    In the process of calculation, 1011+1010=10101 that is equals to 5. ③ Fig 9-6 is verilog HDL code of ... 'b1111 : alu_reg = data_a; default : 4'b0; endcase endmodule ④ Allocate 4-bit ALU I/O pin to I/O of FPGA ... For example, using 4-bit as the basic unit, 6 is 0110 and -5 is 1010.
    리포트 | 5페이지 | 1,000원 | 등록일 2011.12.18
  • 한글파일 신의손) 합격 한글 이력서
    디지털 시스템 설계 2012 전자회로 실험 - 다이오드, BJT, MOSFET을 이용한 증폭회로 설계 2012 전자회로 실험2 - A/D Convert 보드, Traffic 보드와 FPGA를 ... MOSFET 증폭회로 설계 및 구현 프로젝트 기술서-3 2012. 2학기 전자회로 2 최종 프로젝트 ▶ 프로젝트 명 : 아날로그, 디지털 Convert 보드, Traffic 보드와 FPGA를 ... 이용한 디지털 하드웨어 설계 ▶ 인 원 : 2명 ▶ 사 용 언 어 : HDL (verilog) ▶ 프로젝트소개: 1.
    이력서 | 17페이지 | 무료 | 등록일 2014.08.20 | 수정일 2016.01.10
  • 한글파일 연세대 전기전자 기초실험 09년도 레포트 결과 8 Basic Logic Circuit Design
    Electric Circuit Experiment Result-Report Chapter 8 "Basic Logic Circuit Design" Department Year Studnt ... Next is 8x1 multiplexer verilog HDL code. module MUX_4_TO_1 (I0,I1,I2,I3,Y,S); inputI0,I1,I2,I3; input ... When we assign input/output pins to FPGA, its arrangement was different to our code.
    리포트 | 5페이지 | 1,000원 | 등록일 2009.12.17
  • 한글파일 신의손) 합격 영문 이력서
    Korean Career Development Institute) 2013.11 HANJA Level 2 (Korea Test Association) 2013.10 Primavera Basic ... Experiment 2 final project ▶ Project : Design digital hardware using A/D Convert Board, Traffic board and FPGA ... ▶ Personnel : 2 people ▶ Used language : HDL (verilog) ▶ About the project : 1.
    이력서 | 17페이지 | 500원 | 등록일 2014.08.20 | 수정일 2016.01.10
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