"전전설2 3주차" 검색결과 1-20 / 14,308건

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  전전설2 3주차 실험 결과레포트

  회로를 만들어서 3개 중 2개만 눌렀을 때의 LED의 상태를 보여주는 사진이다.- LED1(Cout), LED9(S)모두 작동할 때실험 전 예측했던 대로 3개의 스위치 모두 눌렀을 ... 1001을 나타낸 것이므로 9가 된다.5’D3을 실제로 비트로 표현한다면 5비트이고 10진수로 3을 나타낸 것이므로 3이 된다.3’b01x를 실제로 비트로 표현한다면 3비트이고 2진수지만 ... 때 LED1, LED9에 불이 들어왔다 밑에 첨부한 사진들은 실제로 Full Adder 회로를 만들어서 3개 모두 눌렀을 때의 LED의 상태를 보여주는 사진이다.6.

  리포트 | 23페이지 | 1,000원 | 등록일 2021.11.30

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  시립대 전전설2 A+ 3주차 예비레포트

  예상 결과1) 실습 1logic_gate2.vtb_logic_gate2.vSimulation2) 실습2xor_gate.vtb_xor_gate.vSimulation3) 실습 3four_bit_xor.vtb_four_bit_xor.vSimulation4 ... .vtb_logic_gate2.vSimulation실습2xor_gate.vtb_xor_gate.vSimulation실습3four_bit_xor.vtb_four_bit_xor.vSimulation3 ... Cin -> Button SW3출력 Cout -> LED1출력 S -> LED83.2.

  리포트 | 24페이지 | 2,000원 | 등록일 2024.09.08

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  시립대 전전설2 Velilog 결과리포트 3주차

  따로 구분 지어주거나 input [3:0]a, b; 와 같이 [3:0]을 한번만 작성해주어야 했다2. ... s3, cout을 출력한다.- 실측결과- Cout 을 6번 LED로 설정해주고 S [3:0]을 1,2,3번 LED로 설정해주었다.입력입력결과CinAB01111000011110CinAB11111000000001 ... 따라서 output1 이 이고, output2 가 s이 되는 것이다.- 실측결과- Cout 을 6번 LED로 설정해주고 S [3:0]을 1,2,3번 LED로 설정해주었다.입력입력결과CinAB01111000011110CinAB11111000000001리플캐리애더의

  리포트 | 14페이지 | 2,000원 | 등록일 2021.12.11

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  시립대 전전설2 Velilog 예비리포트 3주차

  Verilog HDL 실습 3주차예비리포트Major전자전기컴퓨터공학부Subject전자전기컴퓨터설계실험2ProfessorStudent ID NumberNamesubmit date목록실험 ... 결과4) 4bit Full Adder –4 1bit Full Adder (Behavioral Modeling)code시뮬레이션 결과참고 문헌전전설 교안 ... 배경 이론1) Verilog HDL 문법- 참고문헌 1) 참고2) AND Gate- 출력은 논리 입력의 곱과 같음3) NAND Gate- AND 게이트와 NOT 연산을 조합한 결과3

  리포트 | 9페이지 | 1,000원 | 등록일 2021.04.16

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  전전설3 / 2 ~ 16주차 예비 + 결과레포트 묶음

  실험에 사용된 RLC band pass filter>>Vs 는 Vpp = 2, High Z 인 sinusoidal wave (a) – (1) R_L = ∞ Ω 일때 Figure 4. ... (파란 실선 = Magnitude , 빨간 실선 = phase)(a) Band-pass filter (L = 3.3mH) Figure 3. ... * Breadboard* Function generator* Oscilloscope* Resistors* Capacitors * Inductor – 3.3 mH실험 설명 Breadboard에

  리포트 | 4페이지 | 10,000원 | 등록일 2022.03.21 | 수정일 2022.03.24

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  서울시립대 전전설3 3주차 결과 보고서 Passive filter 2

  3주차 결과 보고서 : Passive Filter 2000 (0000000000)Introduction :Resistor, Capacitor 및 Inductor로 구성되는 2차 passive ... Band pass filter에서 RL에 따른 모의 실험값과 실험값(2)(3)(4)식(2), (3)을 통해 Resonance frequency와 Bandwidth를 계산했으며, 이를 ... 따라서 Bandwidth만큼의 주파수 영역의 신호를 통과시켜주는 band-pass filter로서의 기능을 함을 확인할 수 있었다실험 2의 회로들이 band-stop filter로

  시험자료 | 6페이지 | 2,000원 | 등록일 2024.07.15 | 수정일 2024.07.17

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  서울시립대 전자전기설계2(전전설2) 3주차 사전보고서

  2019년 전자전기컴퓨터설계실험23주차 사전보고서1. ... 0] out; -> 3비트 출력값을 가지는 out 지정reg [2:0] out; -> out 값은 3비트 출력값을 임시 저장할 reginteger i; -> 정수형 변수 i 선언always ... @(in) begin : LOOP -> in에 나열된 신호들 중 하나 이상의 변화 발생하면 begin-end 사이의 블록의 실행이 트리거out=0; -> out의 값을 0으로 준다.for

  리포트 | 8페이지 | 1,500원 | 등록일 2019.10.13

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  서울시립대 전자전기설계2(전전설2) 3주차 결과보고서

  2019년 전자전기컴퓨터설계실험23주차 실험보고서1. ... 응용과제(1비트 전가산기 회로 Gate primitive 설계)응용과제는 1비트의 전가산기 회로를 Gate primitive 방법으로 설계하는 것이었다.1비트 전가산기는 여러 개의 ... 3번이 켜졌다.6.

  리포트 | 14페이지 | 1,500원 | 등록일 2019.10.13

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  서울시립대 전전설3 11주차 결과 보고서 MOSFET 2

  11주차 결과 보고서 : MOSFET(2)000 (0000000000)Introduction :본 실험에서는 MOSFET의 small-signal model을 이해하고, 이를 이용하여 ... 계산하세요(2)식 2에 의해 이다.6) 식 (3)과 위의 추정치들을 이용하여, transconductance parameter kn의 추정값을 얻으세요.(3)2)의 측정값을 사용해 ... , 220 Ω, 10 kΩCapacitor : 10 μFNMOS : 2N7000그림 3.

  시험자료 | 8페이지 | 3,000원 | 등록일 2024.07.15 | 수정일 2024.07.17

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  서울시립대 전전설3 5주차 결과 보고서 Op-amp 2

  계획하세요.2) 실험 2 : Slew-rate limitation3) 실험 3 : DC imperfection (Input offset voltage와 input offset current의 ... 이를 이용하여 |Vout(j(2π ×100))/Vin(j(2π × 100))|를 계산하세요. ... kΩ인 경우에 대해 a)–d)를 반복하세요.참고 : 실험 2에서도 R1 = R2 = 10 kΩ인 inverting amplifier 회로를 사용하기 때문에, 이를 참고하여 실험을

  시험자료 | 7페이지 | 2,000원 | 등록일 2024.07.15 | 수정일 2024.07.17

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  [서울시립대] 전전설3 전자전기컴퓨터설계실험3 9주차 MOSFET2 (결과레포트+LTspice 파일)

  "[서울시립대] 전전설3 전자전기컴퓨터설계실험3 9주차 MOSFET2 (결과레포트+LTspice 파일)"에 대한 내용입니다.

  리포트 | 6페이지 | 2,500원 | 등록일 2021.10.03 | 수정일 2021.10.13

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  [서울시립대] 전전설3 전자전기컴퓨터설계실험3 12주차 BJT2 (결과레포트+LTspice 파일)

  "[서울시립대] 전전설3 전자전기컴퓨터설계실험3 12주차 BJT2 (결과레포트+LTspice 파일)"에 대한 내용입니다.

  리포트 | 8페이지 | 2,500원 | 등록일 2021.10.03 | 수정일 2021.10.13

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  [서울시립대] 전전설3 전자전기컴퓨터설계실험3 2주차 RLC Circuit (결과레포트+LTspice 파일)

  "[서울시립대] 전전설3 전자전기컴퓨터설계실험3 2주차 RLC Circuit (결과레포트+LTspice 파일)"에 대한 내용입니다.

  리포트 | 2,500원 | 등록일 2021.10.03 | 수정일 2021.10.15

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  서울시립대학교 전전설2 3주차 예비레포트(코딩 성공적, A+, 10점 만점 11점)

  HYPERLINK \l "주석2"[2]우선 wire과 reg의 차이를 보이기 전에 blocking과 non-blocking에 대해서 알아보자.첫 번째 경우는 수행이 blocking으로 ... (입력 : button SW, 출력 : LED)(2) Lab 2- Gate Primitive 를 이용하여 2-input AND 게이트 설계를 진행하시오.(3) Lab 3- Behavioral ... 한가지 다른 부분이 존재한다. c언어에서는 수식 부분을 대괄호’{ }’를 활용하여 표시하던 것에 반해, Verilog는 대괄호를 begin, end으로 대체하여 시작과 끝을 감싸주어야

  리포트 | 15페이지 | 2,000원 | 등록일 2020.07.22 | 수정일 2020.09.16

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  서울시립대학교 전전설2 3주차 결과레포트(코딩 성공적, A+, 10점 만점 11점)

  HYPERLINK \l "주석2"[2]우선 wire과 reg의 차이를 보이기 전에 blocking과 non-blocking에 대해서 알아보자.첫 번째 경우는 수행이 blocking으로 ... (입력 : button SW, 출력 : LED)(2) Lab 2- Gate Primitive 를 이용하여 2-input AND 게이트 설계를 진행하시오.(3) Lab 3- Behavioral ... 코딩을 하면서 설계를 해준 것과 동일하다고 판단이 된다.허나 이 설계를 bit operators를 활용해 설계를 하면 칩 내부적으로 어떠한 구조가 될 지 궁금하다.S = A^B^C

  리포트 | 23페이지 | 2,000원 | 등록일 2020.07.22 | 수정일 2020.09.16

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  [서울시립대] 전전설3 전자전기컴퓨터설계실험3 4주차 OP-AMP2 (결과레포트+LTspice 파일)

  "[서울시립대] 전전설3 전자전기컴퓨터설계실험3 4주차 OP-AMP2 (결과레포트+LTspice 파일)"에 대한 내용입니다.

  리포트 | 2,500원 | 등록일 2021.10.03 | 수정일 2021.10.15

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  [전자전기컴퓨터설계실험2] A+ 서울시립대학교 전전설2 3주차 예비+결과(코드포함) Verilog HDL

  블록 주석문은 내포(nested)될 수 없다.3.식별자(identifier)⇨객체에 고유의 이름을 지정하기 위해 사용한다. ... 공백(blank)과 탭은 문자열에서 의미 있게 취급한다.2.주석(comment)⇨HDL 소스코드의 설명을 위해 사용되며, 컴파일과정에서 무시된다. ... 회로를 설계하고 Testbench code를 활용하여 작동을 확인한다.나.이론적배경-Verilog HDL 어휘 규칙1.여백(white space)⇨빈칸(space), 탭(tab), 줄바꿈으로

  리포트 | 7페이지 | 2,000원 | 등록일 2021.03.26 | 수정일 2021.06.18

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  (완전 세세한 정리, 끝판왕) 시립대 전전설2 예비레포트 3주차 Lab03 Introduction to Verilog HDL

  10015’D3 : 5비트의 부호가 있는 10진수 3을 의미 000113’b01x : 3비트 2진수 01x (x는 알 수 없음을 뜻사이의 물리적 연결을 의미한다.always문 안에서만 ... blogId=yusanghyun26&logNo=220852012013&proxyReferer=https%3A%2F%2Fwww.google.com%2F Hyperlink "http:/ ... blogId=yusanghyun26&logNo=220852012013&proxyReferer=https%3A%2F%2Fwww.google.com%2F" https://m.blog.naver.com

  리포트 | 17페이지 | 2,000원 | 등록일 2020.07.27 | 수정일 2020.09.24

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  서울시립대학교 전전설3 2주차 결과레포트(설계 성공적, A+, 코로나로 인한 시뮬레이션 실험, 이론 주석 깔끔)

  결과를 분석해보자. (1)번의 결과는 보드선도에서 w=10^3에 위치하는 크기가 0dB이기에 입력과 출력이 거의 동일한 것을 보여주고 있다. (2)번에서 (4)로 진행할수록 dB의 ... 이를 통해 다음과 같은 식을 구할 수 있다.(3) 2차 회로 (Second-order Circuit) HYPERLINK \l "주석3"[3] 병렬 및 직렬 RLC 회로의 (a)에서 ... *10^2/)(2) T = 2pi*10^1/ = 6.2832e-04(3) T = 2pi/ = 6.2832e-05(4) T = 2pi*/= 6.2832e-06그래프와 보드선도를 통해

  리포트 | 11페이지 | 1,500원 | 등록일 2021.03.20

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  (서울시립대 전전설3) [종합2등(A+), 성적증명] 11주차 예비레포트+LTSpice회로 - CS Amplifier Characteristics

  IV.2. ... CS Amp[Common-Source Amplifier]참고문헌 [2]에 따르면 gate와 drain을 통해 신호가 입력되고 출력되는 회로를 말한다. ... 포함하는 것, source bypass capacitor를 포함하는 것 – 에 대하여 시뮬레이션과 회로 실험을 통해 performance parameter들을 측정하고자 한다.I.2.

  리포트 | 5페이지 | 2,000원 | 등록일 2021.12.31 | 수정일 2022.01.04

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