"위상고정회로"의 검색결과 입니다.

기간
- 전체
- 3개월
- 6개월
- 1년
- 2년
- 3년
- 5년
직접입력

적용
연관순
- 연관순
- 최신순
영역
- 전체
- 제목
- 본문
- 태그
페이지 수
- 전체페이지
- 1 페이지 ~ 5 페이지
- 6 페이지 ~ 10 페이지
- 직접입력 페이지 ~ 페이지 적용
확장자
- 전체
- 한글
- PDF
- MS워드
- MS엑셀
- MS파워포인트
- 압축파일
- 기타
할인자료 보기

연관검색어

위상 고정 루프 PLL 교류회로 부산대 위상 제어 루프 오실로스코프 아주대 정류회로 PLL 설계 rlc 직렬공진 회로

EasyAI “위상고정회로” 관련 자료

+금오공대 아날로그회로응용설계 - 위상..등록일 2021.07.02 | 총 2,724자 | 11페이지 | 10,000원
+금오공대 아날로그회로응용설계 - 위상..등록일 2021.07.02 | 총 1,826자 | 8페이지 | 10,000원

외 761건 중 선별하여 새로운 문서 초안을 작성해 드립니다

생성하기

판매자 표지는 다운로드시 포함되지 않습니다.

"위상고정회로" 검색결과 1-20 / 1,532건

주파수변동전환회로를 가진 이산시간 루프 필터 위상고정루프 (A Discrete-Time Loop Filter Phase-locked loop with a Frequency Fluctuation Converting Circuit)

본 논문에서 주파수변동전환회로(FFCC : Frequency Fluctuation Converting Circuit)를 가진 이산시간 루프 필터(DLF) 위상고정루프(Phase ... 다. 제안된 위상고정루프의 주파수변동전환회로가 포함된 내부 부궤환 루프는 이산 시간 루프 필터의 외부 부궤환 루프를 안정하게 동작하도록 해준다. 부궤환 루프 역할을 하는 주파수변동전환회로 ... 를 통해 루프 필터 출력 전압 변위 크기를 줄여 잡음특성을 더욱 개선하였다. 그리하여 기존 구조보다 지터 크기를 1/3으로 줄였다. 제안된 위상고정루프는 1.8V 180nm

논문 | 6페이지 | 무료 | 등록일 2025.07.01 | 수정일 2025.07.05

다운로드
금오공대 아날로그회로응용설계 - 위상 고정 루프(회로 설계) 레포트

이 phase lock 하는 것을 확인하시오. 이 경우 VCONT의 파형을 통해 PPL이 critical damping의 과도 응답을 가짐을 확인하시오.: 위의 회로도를 통해

리포트 | 11페이지 | 10,000원 | 등록일 2021.07.02 | 수정일 2022.01.20

다운로드 장바구니
위상 고정 루프 회로(Phase Locked Loop, PLL) 예비보고서

위상 고정 루프 회로(Phase Locked Loop, PLL)예비보고서1. 실험 목적본 실험을 통해VCO(Voltage-Controlled Oscillator)의 동작을 확인 ... 기 등2.2 위상고정루프 (PLL, Phase Locked Loop)1)정의위상 고정 루프 (PLL)는 한 회로 기판이 온보드 클럭의 위상을 외부 타이밍 신호와 동기화 할 수 있 ... 도록 설계된 피드백 회로입니다. PLL 회로는 외부 신호의 위상을 전압 제어 크리스털 발진기(VCXO)에 의해 생성된 클럭 신호의 위상과 비교하여 작동합니다. 회로는 발진기의 클럭

리포트 | 4페이지 | 1,000원 | 등록일 2020.07.27

다운로드 장바구니
금오공대 아날로그회로응용설계 - 위상 고정 루프(회로 설계2) 레포트

>▶ 결론 - 주어진 위상 고정 루프 회로를 ADALM2000을 통해 진행하였습니다. 원하는 파형의 모습이 잘 나오지 않아 여러 번 실험을 진행하여 위와 같은 형태의 주파수 파형 ... 을 나타내었고, 이를 통해 PLL의 주파수 locking 동작을 검증 하였습니다. 결과적으로, 두 신호의 파형의 형태는 동일하거나 비슷하고, 위상만 차이가 있던 것은 대략 2

리포트 | 8페이지 | 10,000원 | 등록일 2021.07.02 | 수정일 2022.01.20

다운로드 장바구니
PLL 위상고정회로- PLL 회로와 동작

--대학교 정보통신학과제출일 : 2006.학번 :성명 :Pages : 8제목 : PLL 위상고정회로정보통신실험Ⅰ-Main-Report1. 실험 제목PLL 위상고정회로- PLL ... (phase detector)의 입력신호로 사용된다. fvco와 fi가 같아질 때, PLL 회로는 고정 상태에 있다고 한다. fi와 fvco에 간의 위상 변화에 의해 위상검파기 ... 변화하지 않는다. PLL즉 “위상고정회로(phase-locked loop)”는 RF와 VCO신호간의 고정된 위상관계와 피드백 회로에서 온 말이다. PLL 회로가 한번 고정 상태

리포트 | 8페이지 | 1,000원 | 등록일 2009.12.14 | 수정일 2015.09.08

다운로드 장바구니
PLL 위상고정회로- PLL 회로와 동작

--대학교 정보통신학과제출일 : 2006. 11학번 :성명 :Pages : 3제목 : PLL 위상고정회로정보통신실험Ⅰ-Pre-Report 91. 실험 제목PLL 위상고정회로 ... 사용된다.이 회로는 신호가 특정 위상으로 유지되도록 한다. 즉 주기적인 신호의 위상이 흔들리지 않게 정확한 고정점을 강제로 잡아주는 것이다. 특히 RF시스템에서는 주로 주파수원 ... 는 위상검파기(phase detector)의 입력신호로 사용된다. fvco와 fi가 같아질 때, PLL 회로는 고정 상태에 있다고 한다. fi와 fvco에 간의 위상 변화에 의해 위상

리포트 | 3페이지 | 1,000원 | 등록일 2009.12.12 | 수정일 2015.09.08

다운로드 장바구니
PLL 위상고정회로-PLL을 이용한 FM 검파

--대학교 정보통신학과제출일 : 2006. 10학번 :성명 :Pages : 3제목 : PLL 위상고정회로정보통신실험Ⅰ-Pre-Report1. 실험제목PLL 위상고정회로-PLL ... 에서 통과되며 PLL 출력신호이다.PLL회로가 고정되면, 위상검파기의 두 입력주파수(fi와 fvco)는 서로 같아지며, 90°위상차가 있다. 그리고 출력은 합 주파수 성분(입력주파수의 두 ... 된다.포착된 후, FM신호의 대역폭이 PLL 회로의 고정범위 안에 있을때, PLL회로는 메시지 신호를 복구한다.위상비교기가 두 신호간의 시간차를 검사하여 이 시간차에 비례하는 출력전압

리포트 | 3페이지 | 1,000원 | 등록일 2009.12.12 | 수정일 2015.09.08

다운로드 장바구니
PLL 위상고정회로- PLL을 이용한 FM 검파

정보통신실험Ⅰ-Main-Report00대학교 정보통신학과제출일 : 2006. 11. 27학번 :성명 :Pages : 9제목 : PLL 위상 고정회로101. 실험 제목PLL 위상 ... 고정회로- PLL을 이용한 FM 검파2. 실험 목적● 위상검파기의 입력 주파수가 어떻게 출력신호에 영향을 주는가 설명.● VCO로의 피드백신호가 입력신호간의 위상변화에 따라 어떻게 ... 필터는 입력신호가 필터의 차단주파수보다 작거나 직류전압일 경우, 합주파수를 제거하고 차주파수를 통과시킨다. 차주파수 성분은 필터에서 통과되며 PLL 출력신호이다.PLL회로가 고정

리포트 | 9페이지 | 1,000원 | 등록일 2009.12.14 | 수정일 2015.09.08

다운로드 장바구니
올-디지털 위상 고정 루프용 오프셋 및 데드존이 없고 해상도가 일정한 위상-디지털 변환기 (An Offset and Deadzone-Free Constant-Resolution Phase-to-Digital Converter for All-Digital PLLs)

결정 회로를 이용한 오프셋과 데드존이 없는 5비트의 위상-디지털 변환기도 검증되었다. 또한 배수주기 고정 문제가 없고 위상 오프셋이 매우 적은 지연 고정 루프를 제안하였다. 제안 ... 올-디지털 위상 고정 루프에 사용되는 고해상도 위상-디지털 변환기 설계에 있어서, 위상-주파수 검출기와 시간-디지털 변환기로 이루어진 위상-디지털 변환기에 활용될 수 있는 간단 ... 한 구조의 아비터 기반 위상 결정 회로를 제안한다. 제안한 위상 결정 회로는 기존에 개발된 위상 결정 회로보다 적은 전력소모와 보다 작은 입력-출력 지연 시간을 가지면서도 두 펄스

논문 | 12페이지 | 무료 | 등록일 2025.06.13 | 수정일 2025.06.17

다운로드
아날로그 부대역 선택 루프를 이용한 위상 고정 루프 (Phase Locked Loop with Analog Band-Selection Loop)

이 논문에서는 기존의 위상고정루프에 아날로그 회로 부대역 선택 루프를 추가한 위상고정 루프 회로를 제안한다. 제안한구조는 위상고정이 안된 상태 에서는 아날로그 부대역 선택 루프 ... 를 통해 빠르게 위상고정 상태에 근접하고, 위상고정이 된 상태에서는 위상 잡음 제거에 유리한 미세 루프로 동작한다. 주파수 전압 변환기를 도입하여 안정성을 증가시키고 잡음도 더 제거 ... 하였다. 제안한 위상 고정 루프는 0.18μm CMOS 공정을 사용 하여 HSPICE 시뮬레이션을 통해 예측되는 결과를 검증하였다. In this paper, a novel

논문 | 9페이지 | 무료 | 등록일 2025.06.10 | 수정일 2025.06.16

다운로드
위상고정 시간이 빠른 새로운 듀얼 슬로프 위상고정루프 (A Fast Locking Phase-Locked Loop using a New Dual-Slope Phase Frequency Detector and Charge Pump Architecture)

논문에서는 위상차에 따라 전하펌프의 전류를 조절해 하나의 전하펌프와 위상 주파수 검출기만으로 듀얼 슬로프 위상고정루프를 구현하였다. 제안된 회로는 0.35㎛ CMOS 공정 파라미터 ... 값으로 HSPICE 시뮬레이션을 수행하여 회로의 동작을 검증하였다. 제안된 듀얼 슬로프 위상고정루프의 위상 고정 시간은 2.2㎲로 단일 슬로프 위상고정루프의 위상 고정 시간인 7 ... 본 논문은 고속 위상 고정이 가능한 새로운 듀얼 슬로프 위상고정루프를 제안한다. 기존의 듀얼 슬로프 위상고정루프는 각각 2개의 전하펌프와 위상 주파수 검출기로 구성되었다. 본

논문 | 6페이지 | 무료 | 등록일 2025.06.16 | 수정일 2025.06.17

다운로드
Ku-Band용 위상 고정 고조파 발진기 설계 (Design of Ku-Band Phase Locked Harmonic Oscillator)

위상 고정 루프 회로로 구성된다. 발진기의 8.5 GHz의 기본 주파수는 위상 고정 루프를 위한 귀환 신호로 이용되고 17.0 GHz의 2차 고조파는 출력으로 이용되므로 위상 ... 고정 루프 회로를 간단히 하였다. 위상고정 고조파 발진기의 발진 출력은 17.0 GHz에서 2.17 dBm, 기본 주파수와 3차 고조파 억압 특성은 각각 31.5 dBc, 29 ... 본 논문에서는 아날로그 위상 고정 루프(PLL: Phase Locked Loop)를 이용한 무선 LAN(Wireless Local Area Network)용 위상 고정 고조파

논문 | 7페이지 | 무료 | 등록일 2025.07.16 | 수정일 2025.07.20

다운로드
자기잡음제거 전압제어발진기 이용한 위상고정루프 (A Phase-Locked Loop with a Self-Noise Suppressing Voltage Controlled Oscillator)

본 논문에서는 기존의 위상고정루프에서 가장 큰 잡음의 원천인 전압제어발진기를 새로운 구조의 자기잡음제거 전압제어발진기(Self-noise suppressing voltage ... controlled oscillator)로 대체하여 위상고정루프 잡음 특성을 향상시킨 위상고정루프(Phase Locked Loop)를 제안 하였다. 제안한 구조의 전달함수는 기존 ... 의 구조의 전달함수와 달리 대역폭 근처에서 최대 25dB 작은 값을 가진다.회로는 1.8V 0.18㎛ CMOS 공정의 파라미터를 이용하여 HSPICE로 시뮬레이션을 수행하고 회로의 동작

논문 | 6페이지 | 무료 | 등록일 2025.06.23 | 수정일 2025.06.27

다운로드
판매자 표지

(A+) 일반물리학실험2 교류회로

.981251.263004.051229.634004.091217.605004.091217.60Vc-Vr 위상 비교위상차: 1칸 = 1ms.실험 결과실험 1) R 회로100Hz 고정, 가변 ... 은 다음과 같다.따라서, 회로 전체에 공급된 기전력은 이다.를 에 대입하면 아래와 같다.따라서, 캐패시터의 전압은 저항기의 것에 대해 의 위상차가 발생한다.또한, 캐패시터의 전압 ... .1Hz로 설정한다.멀티미터 두 대에 표시되는 전압을 동시에 영상으로 촬영하여 1초 단위로 각각의 측정값을 기록하고 전압과 전류 간의 위상차를 비교한다.실험 2) C 회로실험 1

리포트 | 13페이지 | 4,000원 | 등록일 2024.03.09

다운로드 장바구니
실습 6. 위상 제어 루프(PLL)

게 된다. 위상 제어 루프 회로를 설계 및 구성하고, 동작 시켜 결과를 오실로스코프를 통해 확인하였다. 주파수를 변화시킴에 따라 위상이 고정되는 결과를 확인하였고, 더불어 VCO에 포함되는 Cap.의 용량을 변화시켜 가며 다양한 동작 범위를 얻어냈다. ... 아날로그 및 디지털 회로설계 실습실습 6. 위상 제어 루프(PLL)소속담당교수수업 시간조번호조원실습 6. 위상 제어 루프(PLL)(조: 실험날짜: 보고서 제출날짜:)요약: 위상 ... 하였다.1. 서론위상 제어 루프(PLL)는 출력신호의 위상을 입력 신호의 위상에 고정하여 출력주파수와 입력신호의 주파수로 고정되게 하는 것이다. 자세한 동작원리는 다음과 같다. 전압제어

리포트 | 6페이지 | 1,000원 | 등록일 2023.10.17

다운로드 장바구니
아날로그 및 디지털 회로 설계실습 예비보고서 6주차

6-1. 실습목적위상 제어 루프 회로의 이론을 학습하고 간단한 위상 제어 루프 회로를 구성하여 주파수 동기화(Phase Locking) 원리를 이해한다.6-3. 설계실습 ... 하여 두 입력의 위상 차이를 가지고 전압제어 발진기를 제어하는 피드백 시스템이다. 출력 신호의 위상을 입력 신호의 위상에 고정하게 되면 출력 주파수는 입력 신호의 주파수로 고정 ... 를 가지게 되고 루프필터를 통과한 전압도 고정되어 위상이 고정된다.위상 제어 루프는 실제로 다음과 같은 분야에서 사용된다.-전력 시스템: 발전기 및 변압기에서 위상을 조절하여 전력

리포트 | 13페이지 | 1,000원 | 등록일 2024.07.09

다운로드 장바구니
판매자 표지

아날로그및디지털회로설계실습 결과보고서6

아날로그 및 디지털 회로 설계실습결과보고서 66. 위상 제어 루프(PLL)요약:6-4-1) PLL 회로를 회로도와 같이 설계하고 측정 5Vpp, 5kHz의 입력파형을 넣어준 결과 ... 를 가지고 전압제어 발진기를 제어하는 피드백 시스템이다. PLL의 위상을 고정한다는 것은 주파수를 고정한다는 것과 비슷하여서 출력 신호의 위상을 입력 신호의 위상에 고정하게 되면 출력 ... 주파수는 입력 신호의 주파수로 고정되게 된다. 즉, 출력 위상의 차이 로 주파수의 차이는 이 된다.PLL은 위상 검출기(Phase Detector), 루프 필터(Loop

리포트 | 14페이지 | 1,000원 | 등록일 2025.06.29

다운로드 장바구니
판매자 표지

중앙대학교 아날로그및디지털회로 예비보고서6

gate가 정상 동작하는 것을 확인할 수 있다.6-3-4 위상 고정 루프 설계그림 6-2의 회로를 Simulation tool (PSpice)로 설계한다. 이때 중요하다고 생각 ... 되는 단의 파형들을 관찰하고 제시한다. (예: 입력 파형, 위상 고정 루프의 기본 요소인 phase detector, loop filter, VCO 각 단의 출력 파형)설계한 회로는 아래 ... -14.285)k/1.5 = 1680Hz/V로 구해진다.6-3-6 위상 고정 루프의 Loop Filter(A) Loop Filter의 cutoff frequency (1/2πRC

리포트 | 10페이지 | 2,000원 | 등록일 2024.08.06

다운로드 장바구니
위상변조를 이용한 저 전력 입출력 인터페이스 회로 (Low Power Serial Interface I/O by using Phase Modulation)

본 논문은 위상 변조를 이용한 직렬 인터페이스 입출력 회로를 설계 하였다. 설계된 직렬 입출력 인터페이스 회로는 수신부와 송신부로 구성되어 있다. 제안하는 위상변조 데이터 전송 ... 방식은 상승 에지 위상은 고정시켜 클록 정보로 사용하고 하강에지 위상을 전송되는 데이터에 따라 변조하여 오프-칩 인터페이스에서도 적용 가능한 효율적인 데이터 전송 방식을 사용 ... 한다. 제안하는 회로는 16개의 하강 에지 위상을 사용하여 한 클록 주기마다 4비트씩 데이터를 전송함으로써 시스템에서 사용되는 클록 속도보다 4배 빠른 전송 속도를 갖는 저 전력 회로다

논문 | 6페이지 | 무료 | 등록일 2025.06.23 | 수정일 2025.06.27

다운로드
이학전자실험 OP AMP - 2

로 구성하여라. V2, V3 전압을 고정한 후 V1 출력 전압을 측정하여라.R3를 20 K으로 바꾼 후 실험 과정 6번을 반복하여라● 미분기 – 적분기미분기 회로(그림 11(a ... amp를 응용하여, Difference Amplifier, Summing Amplifier, 미분기, 적분기 회로를 구성해보고, 각 회로의 특성과 성질을 이해한다.2)실험 이론1 ... )는 두 입력 신호의 전압차를 증폭하는 회로로써 연산증폭기나, Emitter coupled 논리 게이트의 입력단에 자주 쓰인다. 각 입력단자의 전압을 와 으로 나타내면, 출력단자

리포트 | 10페이지 | 2,500원 | 등록일 2025.02.24

다운로드 장바구니

이전10개12 3 4 5 6 7 8 9 10 다음10개

파워링크

신청하기