Ltspice 에 구형파를 입력하고, 나오는 출력을 알아본다. [1-1] 위와 같은 RC회로에 대해서 계단파 입력 Vin(t)가 인가되었을 때, ω-3dB=1M가 되는 회로의 조건, ... -출력 신호의 식 : Vout = Vin(1-) [1-2] 위와 같은 RC회로에 대해서 계단파 입력 Vin(t)가 인가되었을 때, ω-3dB=10k가 되는 회로의 조건, 출력 신호의 ... Response - 주파수 응답 : 입력 신호가 정현적으로 변화하는 정상적인 상태일 때 출력 신호가 주파수에 의해 변화하는 것을 주파수 응답이라고 한다. [2-1] 위와 같은 RC 회로에 대해서
학과 전자전기컴퓨터공학부 학번 이름 목차 실험 목적 배경 이론 In-Lab 결론 참고 자료 실험 목적 실험장비를 GPIB 포트를 사용하여 Labview 프로그램으로 제어하는 방법을 배운다. Labview의 기초를 습득한다. Tektronix 오실로스코프에서 측정 데이터..
실험제목 : 멀티미터 및 오실로스코프 작동법 제출일: 2020년 9월 20일 이xx 교수님 전자전기컴퓨터공학부 1. 실험 목적 전자기학 실험에 쓰이는 멀티미터 및 오실로스코프의 작동법을 익히고, 함수발생기에서 생성된 교류 전압의 진폭,주파수,주기를 오실로스코프를 통해 ..
1. Introduction- 앞서 수행한 실험들(논리 설계, 7-segment와 Piezo 장치 제어, LCD 장치 제어 등)을 바탕으로, Verilog HDL 언어를 사용하여 최종적으로 다양한 기능을 가진 계산기를 설계한다. 각각의 기능은 testbench 작성을 ..
또는 논블럭킹 대입문 좌측에 위치한 변수인 bcd와 달리 최종 output인 exc는 reg형으로 지정해주면 안되고 생략하거나 wire로 지정해주어야 하기 때문이다. ... Q = 1 / Q’= 0 1 0 ↑ Q = 0 / Q’= 1 1 1 ↑ 알수없는 값 (4) J-K FlipFlop J와 K가 1인 조건에서 출력을 하지 않고 나머지 입력 조건에 대해서는 ... 코드를 작성할 때 처음에 syntax오류가 계속해서 발생했었는데 그 이유는 output인 [3:0]exc를 reg [3:0] exc;로 입력 해서였다. always구문 안에서 블럭킹 대입문
참고문헌 1) 서울시립대학교 전자전기컴퓨터설계실험2 실험 교안 2) M. Morris Mano, Michael D. Ciletti(2016). ... Digital Design with an Introducton to the Verilog HDL 5thedition 3) 연세대학교 정보통신용 SoC설계연구실 Verilog 문법 교안
Verilog HDL 실습 7주차예비리포트 Major 전자전기컴퓨터공학부 Subject 전자전기컴퓨터설계실험2 Professor Student ID Number Name submit date 목록 1. 실험 목적 2. 배경 이론 3. 실험 코드 분석 4. 참고 문헌 1..
학과 전자전기컴퓨터공학부 학번 이름 목차 실험 목적 배경 이론 In-LAB 결론 참고 자료 실험 목적 실험장비를 GPIB 포트를 사용하여 Labview 프로그램으로 제어하는 방법을 배운다. Labview의 기초를 습득한다. Tektronix 오실로스코프에서 측정 데이터..
전자전기컴퓨터설계실험 Ⅱ Post-report 3주차: Logic Design using Verilog HDL 1. Introduction (실험에 대한 소개) 가. Purpose of this Lab 이번 실험에서는 Verilog HDL 언어를 사용하여 논리회로를 ..