• 통합검색(1,842)
  • 리포트(1,736)
  • 시험자료(58)
  • 논문(31)
  • 자기소개서(11)
  • 방송통신대(5)
  • 서식(1)

"감산기" 검색결과 161-180 / 1,842건

  • 파워포인트파일 4-bit 전가산(Full Adder)설계와 2의 보수를 이용한 감산기 설계
    이용한 감산기 설계 1. 설계 배경 및 목표 1. 지금까지는 ... )를 토대로 4bit 전가산와 2의 보수를 이용한 감산기를 설계하고 ... . 관련 기술 및 이론 (2) 전감산기 전단에서 자리빌림이 발생한 경우 반가산 ... 는 이것을 처리할 수 없으므로, 이러한 경우 전감산기가 사용되며 전 ... 감산기는 입력 A, B, 전단의 자리빌림 Bin과 출력 D(차), Bout
    리포트 | 14페이지 | 1,500원 | 등록일 2010.06.24
    다운로드 장바구니
  • 워드파일 OPAMP-1
    입력 전압을 빼주는 감산기(Subtract Circuit)을 설계하여 ... 이 특성을 이용하여 입력 전압을 더해주는 가산(Add Circuit)와 ... Amplifier(Op-Amp) : 연산 증폭는 두 개의 입력단자와 한 개의 ... 출력단자를 갖는다. 연산증폭는 두 입력단자 전압간의 차이를 증폭하는 증폭 ... 이기에 입력 단은 차동 증폭로 되어있다. 연산증폭를 사용하여 사칙
    리포트 | 14페이지 | 1,000원 | 등록일 2016.04.06
    다운로드 장바구니
  • 한글파일 [전자공학]디지털실험공학 - 7.가산감산기
    7. 가산가와 감산기 결과보고서 { 제출일자 조 성 명 1. 개 요 ... . 반가산와 전가산의 원리를 이해한다. . 반감산기와 전감산기의 원리를 ... 1 0 0 0 1 1 1 1 1 3. 검 토 1. 반 감산기 회로를 ... NAND gate 만을 사용하여 구성하여라. . 첨 부 1 2. 반가산
    리포트 | 4페이지 | 700원 | 등록일 2005.11.03
    다운로드 장바구니
  • 한글파일 [초전자회로실험1] "Verilog HDL을 이용한 Full Adder와 Half Adder의 설계 및 FPGA를 통한 검증" 예비보고서
    CS 00 00 01 01 10 01 11 10 ● 반가산 반가산 ... 10 111 11 ● 전가산 전가산(full adder)는 이진수의 ... 수의 이진수 덧셈이 가능해진다. 하나의 전가산는 두개의 반가산와 하나의 ... bit full adder4bit adder를 이용해 감산을 할 수 도 있는 ... _{2} x _{1} x _{0}에 더해 감산을 할 수 있다. 4bit
    리포트 | 6페이지 | 1,000원 | 등록일 2019.03.19 | 수정일 2019.04.01
    다운로드 장바구니
  • 한글파일 증폭 실험 결과보고서
    실험 결과 보고서 1)반전 증폭회로 2)비 반전 증폭 1)연산 증폭 ... -어떠한 신호(전원)를 입력해서 4가지 방법(스케일링/가산, 감산 ... 시키고, Vout으로 결과를 출력하는 것이다. 2)이상적인 연산증폭 ... 연산증폭의 목적은 gain, 즉 이득을 얻는 것이다. 입력 신호에 이득을 ... 취해 출력하는 것이다. 연산증폭의 이득을 얻는 식은 다음과 같다. v
    리포트 | 6페이지 | 1,000원 | 등록일 2019.08.31
    다운로드 장바구니
  • 한글파일 실험 3. 가산감산기(Adder & Subtractor)
    < 예비보고서 : 실험 3. 가산감산기(Adder ... (adder)와 감산기(subtractor)를 구성하여 동작을 확인해 보고 ... 이를 바탕으로 디지털 시스템의 기본 요소인 가산감산기의 기본 구조 및 ... ) 이론의 반감산기의 진리표를 참고하여 부울 함수를 구하고 논리 회로를 ... 0 0 1 1 1 1 0 0 1 1 1 0 0 반감산기의 논리 회로 및
    리포트 | 3페이지 | 2,000원 | 등록일 2012.03.11
    다운로드 장바구니
  • 한글파일 아주대 논리회로실험 가산, 감산기 예비
    논리회로 실험 예비보고서 실험3. 가산 & 감산기 1. 실험 목적 1 ... )가산기와 감산기의 구조와 원리를 이해한다. -반가산, 전가산, 반 ... 감산기, 전감산기 2)Logic gate를 이용하여 가산과 감산을 할 수 ... 있는 회로를 설계해본다. 3)가산기와 감산기의 동작을 확인한다. 2 ... 중 합은 S로, 캐리는 C로 표시한다. (2) 감산기 : 위에서 본 가산
    리포트 | 3페이지 | 1,000원 | 등록일 2013.11.29
    다운로드 장바구니
  • 워드파일 시립대 전전설2 [4주차 예비] 레포트
    보수나 1의 보수를 이용하여 음수를 표현하는 경우, 가산를 가감산기 ... always의 사용법을 익힌다. 비트 반가산를 Behavioral Level ... modeling으로 설계를 하는 방법을 익히고 1비트 전가산와 반가산 ... 밴치를 이용해서 각 가산들이 잘 작동하는지 시뮬레이션을 갖고 실제 실험에서 ... this Lab 반가산 반가산란 덧셈 연산을 수행하는 논리 회로이며
    리포트 | 8페이지 | 2,000원 | 등록일 2019.07.29
    다운로드 장바구니
  • 한글파일 두 개의 BCD 입력을 받아, EX-3로 변환 후 뺄셈을 수행하는 감산기 설계 및 제작
    받아, EX-3로 변환 후 뺄셈을 수행하는 감산기 설계 및 제작 2. 제반 ... 한다. ③ 감산기를 별도로 사용하지 않고 4비트 전가산와 논리게이트를 ... 사용하여보수로 변환 뒤 감산기에 입력된다. 감산기에서는 두 EX-3 코드와 C ... 보수를 취해주어 다음번 7483에 입력하게 된다. (3) 감산기와 BIN ... to BCD 감산기에 들어온 SWA의 3초과코드와 SWB의 3초과 코드의
    리포트 | 11페이지 | 1,000원 | 등록일 2015.11.25
    다운로드 장바구니
  • 워드파일 가산, 감산기 회로실험 결과보고서
    실험 제목 가산, 감산기 회로실험 결과 실험 목적 반가산와 전가산 ... 의 논리와 회로를 이해한다. 반감산기와 전감산기의 논라와 회로를 이해한다 ... . 가산감산기의 통합 회로를 할 수 있는 능력을 배양한다. 3. 실 ... 의 결과값을 얻었습니다. 반감산기의 논리식에 대한 부울연산 결과가 각 ... 전압이 나오는 것으로 보면 전체적인 실험결과는 이론적인 반감산기의 동작과
    리포트 | 5페이지 | 500원 | 등록일 2011.09.16
    다운로드 장바구니
  • 한글파일 논리결과-3-가산감산기 (Adder & Substractor)
    실험 3. 가산감산기 (Adder & Substractor) 1 ... . 실험목적 Logic gates를 이용하여 가산(adder)와 감산기 ... 시스템의 기본 요소인 가산감산기의 기본 구조 및 동작 원리를 ... (7404) gate를 이용하여 반감산기를 구성하고 결과를 확인한다. 반 ... 감산기의 진리표 입력 출력 A B D B 0 0 0 0 0 1 0 1 1
    리포트 | 5페이지 | 500원 | 등록일 2012.12.23
    다운로드 장바구니
  • 한글파일 [전자회로] 감산 회로 실험
    8 - 제 목 : 감산 회로 실험 목 적 이론적 배경 감산증폭 ... ] AC coupling ▶회로도 구성 ▶전원을 가한후 파형발생 출력을 1 ... ▶회로도 구성 ▶전원을 가한후 파형발생 출력을 1[Vp-p], 주파 ... 저항 RB를 표와같이 변화시켜가며 출력전압을 측정. 반전증폭로 출력이
    리포트 | 4페이지 | 700원 | 등록일 2002.05.27
    다운로드 장바구니
  • 한글파일 Exclusive OR 결과레포트
    Exclusive-OR 발생 Pspice 예상값 2) 반가산와 반감산기 ... 반가산와 반감산기는 논리회로의 부품으로 EOR게이트를 필요로 하므로 ... 예상값 ② 반감산기, X-Y 표 27-5E X Y D BQ 0 0 0 0 ... 발생 표 27-1E 표 27-2E A B X 0 0 1 0 0 +5 0 ... Exclusive-OR 발생 Pspice 예상값 표 27-3E A B X
    리포트 | 8페이지 | 1,000원 | 등록일 2008.11.10
    다운로드 장바구니
  • 한글파일 계공학실험 가산증폭,감산증폭 예비보고서
    . 이러한 회로는 단위이득 (이득이 1.0) 아날로그 감산기라고 한다 ... 실험 제목 : 가산 & 감산 증폭 실험 ━━━━━━━━━━━ 과목명 ... 감산 증폭(Difference amplifier)에 대해 공부하고, 그 ... 역할에 대해 파악한다. 직접 가산 증폭감산 증폭를 만들어보고 ... , 또한 주어진 과제를 해결해 봄으로써 가산 증폭, 감산 증폭에 대해
    리포트 | 7페이지 | 2,000원 | 등록일 2009.12.09 | 수정일 2019.05.26
    다운로드 장바구니
  • 한글파일 인하대학교 전자공학과 초실험1 예비보고서 OP-AMP를 이용한 복합 증폭
    ) 아날로그 감산기라고 한다. ?실험 계획 -실험 장비 : 오실로스코프(1 ... 공부한다. ?기본 이론 1.가산 증폭 그림 7-10과 같이 여러개의 입력 ... 저항을 동시에 OP-Amp의 반전입력(-)단자에 연결하면 가산가 된다. 이 ... 된다. 이것은 입력이 여러개라는 사실 외에는 반전증폭와 같다. 만일 궤 ... 결정된다. 이 회로의 유용한 또 하나의 회로구성은 전압을 평균하는 평균
    리포트 | 3페이지 | 1,000원 | 등록일 2017.10.15
    다운로드 장바구니
  • 워드파일 초회로실험[예비보고서] 9 (가산&감산기)
    - 9. OP-AMP 증폭실험(가산&감산기) 실험 목적 ... 합한 것과 같음을 알 수 있다. 감산기 [그림 9-3] 감산 증폭 ... 감산기는 두 신호 크기의 차를 출력하는 증폭로서 (식 9-4) (식 9 ... 치로 계산한 값과 측정치로 구한 값을 표에 기록하라. 감산기 그림 9-3 ... .5kΩ -9.75 -1.5 2kΩ -13 -2 감산기 R4=1kΩ R4
    리포트 | 6페이지 | 1,000원 | 등록일 2013.01.15
    다운로드 장바구니
  • 파워포인트파일 컴퓨터구조 감산기 학습지도안 ppt
    ) C1 (Carry) 감산기(Subtracter) 33쪽 반감산기 ... 0 1 1 0 1 1 0 0 1 1 1 0 0 0 [반 감산기 진리 ... 표] D = XY + XY = X⊕Y B = XY [반 감산기 논리식] 감산기 ... (Subtracter) 34쪽 [반 감산기 블록도] 반감산기 (HS ... ) X Y D B [반 감산기 회로] D B X Y 감산기
    리포트 | 13페이지 | 300원 | 등록일 2007.05.27
    다운로드 장바구니
  • 한글파일 아주대논리회로실험 9장 가산감산기 결과(문답+빵판비교+고찰)
    감산기 (1) 예비보고서에서 구상한 반가산 ... . (3) 7486, 7400을 이용하여 반감산기를 구성하라. 구성회로 X Y ... 서 문제 5에서 구한 전감산기를 구성하여 동작 결과를 확인하라. x y z ... 방법이다. 또한 반감산기 2개를 이용하여 전감산기를 구성한 했을때. 예 전 ... 감산기의 Truth table을 보면서 많이 헷갈렸었는데 Z가 빌려준 수
    리포트 | 7페이지 | 1,800원 | 등록일 2011.12.21
    다운로드 장바구니
  • 한글파일 전가산 구성,2개의 4-입력 Multiplexer를 감산기로 사용(예비보고서)
    사용을 익힌다. 2. 2개의 4-입력 Multiplexer를 감산기 ... = +Vcc 에 연결한다. 5. 전감산기(Full subtractor) 74 ... LS153 multiplexer로 전 감산기를 구현하기 위해서는 하나는 ... 목적 1. 전가산 구성을 위해 2개의 4입력 Multiplexer ... 가능하다. 4. 전가산(Full adder) 74LS153은 전가산
    리포트 | 3페이지 | 5,200원 | 등록일 2009.03.11 | 수정일 2018.07.08
    다운로드 장바구니
  • 워드파일 전가산 겸 전감산기, 2의 보수 로직, 16진수-BCD코드 변환, 16진수-ASCII코드, 블록문이 있는 네스티드 if문 설계
    통신회로 및 실습 과제 [4] 전가산 겸 전감산기, 2의 보수 로직 ... .04.30 1.소스 작성 - Verilog ... 이번 실습은 전가산 겸 전감산기, 2의 보수 로직, 16진수-BCD ... 설계하기 였다. 전가산 겸 전감산기는 SEL변수를 추가하여 0일 때 전가산 ... 1일 때 전감산기 역할을 하는 회로를 구성하는 것이었고, 2의 보수
    리포트 | 8페이지 | 3,000원 | 등록일 2014.07.11
    다운로드 장바구니