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"감산기" 검색결과 61-80 / 1,842건

  • 한글파일 4bit감산기 Verilog구현
    4bit 감산기 설계 및 modelsim으로 시뮬레이션. ① 진리 ... 표작성 ▷1bit 감산기의 진리표 a[0] b[0] ~b[0] c_in s ... 설정하였다. //////////////4bit 감산기 모듈 ... bit 감산기 모듈 ... _in=1'b1;//감산기 이므로 c_in은 1로 고정 #50 a=4'b
    리포트 | 4페이지 | 2,000원 | 등록일 2009.04.21
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  • 한글파일 반가산, 전가산, 반감산기, 전감산기 디지털회로실험 예비보고서
    , 반감산기, 전감산기 1. 반가산 동작 확인 반가산 회로도 시뮬레이션 ... 연산이 동시에 이루어지는 것이 반가산와의 차이점이다. 3. 전감산기 동작 ... 확인 전감산기 회로도 시뮬레이션 결과 입력 신호 출력 신호 A B Bin ... 1 결과 진리표 전감산기는 앞자리에서 빌려온 빌림수를 포함하여 3개의 ... 토의 반가산와, 전가산 그리고 점감산기 회로를 XOR게이트와 AND
    리포트 | 5페이지 | 900원 | 등록일 2010.05.23
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  • 한글파일 가산감산기 결보
    실험3. 가산 & 감산기 [실험결과] 실험 1. 반가산 Input ... 진리표와 일치하였다. 실험 3. 반감산기 Input (A,B)=(0,0 ... 결과와 실제결과 비교 : 감산기는 A에서 B를 빼는 것으로, 가산 ... 결과가 1, 1 이 된 것이다. 실험 4. 전감산기 Input (A,B ... )=(1,1,1) ⇒ 예상결과와 실제결과 비교 : 전감산기에서 출력 D는 세
    리포트 | 6페이지 | 700원 | 등록일 2013.12.30 | 수정일 2015.02.01
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  • 한글파일 전가산와 전감산기
    실 험 예 비 보 고 서 실험 단원 및 제목 전가산와 전감산기 검사란 ... 1) 실험 목적 전가산과 전감산의 산술연산을 수행하는 전가산와 전감산기 ... . 전감산기 두개의 2진수의 뺄셈은 감수의 보수를 구하여, 그것을 피 ... 다음 높은 단의 한쌍의 비트에 전달되어야만 한다. 전감산기가 이와 같은 ... 역할을 한다. 전감산기는 바로 앞의 낮은 단 위치의 디지트에 빌려 준 1
    리포트 | 7페이지 | 2,100원 | 등록일 2009.07.11
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  • 한글파일 가산감산기 예보
    실험3. 가산 & 감산기 1. 실험목적 Logic gate를 이용하여 ... 가산감산기를 구성하고, 디지털 시스템의 기본 요소인 가산감산기 ... ) 감산기 - 두 2진수의 뺄셈은 감수의 보수를 구해서 그것을 피 ... 비트 위치로 전달되 어야만 함 ① 반감산기 (Half ... . 여기에서 D와b의 민텀을 찾아 논리식으로 표시하면 가 된다. 반감산기
    리포트 | 6페이지 | 700원 | 등록일 2013.12.30 | 수정일 2015.02.01
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  • 한글파일 가산감산기
    가산감산기(Adders and Subtractors) - - 1 ... . 실험목적 - 반 가산와 전 가산의 원리를 이해한다. - 반 감산기 ... 와 전 감산기의 원리를 이해한다. - 가산감산기의 동작을 확인한다 ... 표 회 로 도 - 반 감산기 (Half Subtractor) : 2 ... 0 1 1 0 0 - 전 감산기 (Full Subtractor) : 2
    리포트 | 5페이지 | 500원 | 등록일 2007.01.11
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  • 한글파일 논리회로 실험 가산감산기 만점 리포트 입니다.
    .가산감산기 실험 1. 예비보고서에서 구상한 반가산를 구성하고 그 ... . (4) 7486 .7400을 이용하여 반감산기를 구성하라. ◎ 반감산기 ... 《예비보고서에서 구성한 반감산기》 반감산기(HS : half ... 형태를 네 가지 조합이 발생한다. 《반감산기 실험 사진》 ①회로구성 ... 감산기 회로를 구성하였다. 회로구성은 간단하게 하였고, Vcc=5V와
    리포트 | 9페이지 | 5,000원 | 등록일 2009.03.26
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  • 한글파일 가산 감산기
    ◎ 실험결과 1 ... 0 0 0.10 0.39 3)반감산기 A B d b 0 0 0.13 0 ... 0.09 4)전감산기 A B b b d 1 1 1 4.43 4.47 1 ... 이번 실험은 반가산, 전가산, 반감산기, 전감산기의 원리를 이해하고 ... 네 번째 실험역시 예상했던 결과를 얻을 수 있었다. 반감산기와 전감산기
    리포트 | 2페이지 | 1,000원 | 등록일 2010.05.10
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  • 한글파일 가산감산기
    실험3. 가산감산기 (2) 반가산를 이용하여 전가산 ... 0 (4) 예비보고서 문제 5에서 구한 전감산기를 구성하여 동작 결과를 ... 확인하라. 입력 출력 x y z B D 0 0 0 0 ... gates를 이용하여 전가산와, 전감산기를 구성하여 동작해보고, 이를 응용하여 ... 2-bit 평행 가산를 구성하여 이를 동작해봄으로써 가산감산기
    리포트 | 13페이지 | 1,000원 | 등록일 2010.12.20
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  • 한글파일 실험 2. 가산감산기 (ADDER & SUBTRACTOR)
    : 김승욱 / 김용정 실험 2. 가산감산기 (ADDER ... 가산(adder)와 감산기(subtractor)를 Logic ... 시뮬레이션 결과 ◆ 감산기(Subtractors) 이진수의 뺄셈에는 두 가지 ... Equation을 살펴보면 , 이다. 반감산기감산기의 시뮬레이션 결과 ◎ 전감산기 ... (Full-substractors) 전감산기는 상위 bit에서 빌려온 받아
    리포트 | 11페이지 | 2,000원 | 등록일 2009.03.10
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  • 워드파일 가산, 감산기
    가산, 감산기 1. 실험목적 가산․감산 연산을 구현해 본다. 4비트 ... 가산감산기를 별도로 설계해야 하지만, 2의 보수일 경우는 가산 ... 2진수를 Excess-3 코드로 변환하는 변환를 설계, 구현, 실험한다 ... . 오버플로우(overflow) 검출로 부호화 수의 가산 설계를 ... NAND 게이트 17485 4비트 크기 비교 174238 4비트 2진 가산
    리포트 | 5페이지 | 1,000원 | 등록일 2012.11.20
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  • 한글파일 가산감산기 실험
    감산기의 동작을 확인한다.. - 가산과 감산을 할 수 있는 회로를 ... Diagram을 그리면 그림 6-5와 같다. ⑶ 반 감산기 2진수로 표시된 ... 두 개의 수의 차로 얻어진 감산기를 반 감산기라 한다. 이 때 두 개의 ... 진리를 만족하는 표는 표 6-3과 같다. 표 6-3의 반 감산기의 진리 ... 만족시키는 회로가 그림6-6의 반 감산기 회로이면, 그림 6-7은 반
    리포트 | 7페이지 | 1,000원 | 등록일 2011.09.06
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  • 한글파일 논리회로실험- 가산감산기 예비보고서
    논리 함수식 (위의 두 가지 식)을 동시에 구할 수 있는 반감산기는 그림 ... 4-21과 같이 설계할 수 있다. (2) 전감산기 (FS : full ... 이용하여 전가산로부터 전감산기를 구성할 수 있다는 것을 알 수가 있다 ... . 결론적으로 가산감산기의 구성은 비슷하다. 하지만 입력상에서 감산기 ... 입력한다. 또한 가산에서의 합과 자릿수 올림은 감산기에서는 차와 받아
    리포트 | 17페이지 | 600원 | 등록일 2008.04.30
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  • 한글파일 가산 감산기(예비)
    ◎ 목적 (1) 반가산와 전가산 ... 의 원리를 이해한다. (2) 반감산기와 전감산기의 원리를 이해한다. (3 ... ) 가산감산기의 동작을 확인한다. (4) 가산과 감산을 할 수 있는 ... 와 OR 게이트를 연결하는 것이다. 반감산기는 2개의 입력(A,B ... 게이트의 조합으로 구성할 수 있다. 전감산기는 3개의 입력
    리포트 | 2페이지 | 1,000원 | 등록일 2010.05.10
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  • 한글파일 가산감산기
    기초전자공학 실험2 1. Title 1 ... . 가산감산기 2. Name 3. Abstract 실험1) 1. 반 ... 텀(minterm)을 찾아 논리식으로 표시하면 다음과 같다. 4) 전감산기 ... 감산기(full subtractor)라 고 한다. 전감산기감산과정을 ... , b4는 A3와B3가산에서 요구되는 빌림수이다. 그림 3 전감산기 4) 2
    리포트 | 18페이지 | 2,000원 | 등록일 2009.05.28
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  • 파일확장자 [VHDL] 전감산기의 설계
    ..FILE:FullSubstractor/db/FullSubstractor.(0).cnf.cdb ..FILE:FullSubstractor/db/FullSubstractor.(0).cnf.hdb ..FILE:FullSubstractor/db/FullSubstractor...
    리포트 | 6페이지 | 500원 | 등록일 2012.12.13
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  • 한글파일 결과보고서(7 가산)
    출력한다. ◀ 그림 2 (c) 반감산기 회 로 도 결 과 값 입 력 ... (c) 반감산기 BADBR 0 0 0 0 0 1 1 0 1 0 1 1 1 ... 와 마찬가지로 두 개의 입력에 대한 감산기이다. 차이는 가산에서 S ... 실험제목 : 가산 - 결과보고서 [결과 및 고찰] (a) 반가산 회 ... 로 도 결 과 값 입 력 (a) 반가산 BASC 0 0 0 0 0 1
    리포트 | 5페이지 | 2,000원 | 등록일 2020.10.14
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  • 한글파일 예비 가산 & 감산기
    ) 와 감산기 (subtracter)를 구성한다. - 디지털 시스템의 기본 ... 요소인 가산감산기의 기본 구조 및 동작원리를 이해한다. 2. 실험 ... , 일반적으로는 가산 두 가지와 올림수용의 회로로 구성되어 있다. 반감산기 ... 못하여 불완전하다. 전감산기 (Half Subtracter) 입력 출력 입력 ... table과 비교한다. 실험3) 반감산기(Half Subtracter) 1
    리포트 | 5페이지 | 1,500원 | 등록일 2013.12.26
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  • 한글파일 디지털실험 - 설계 2 결과 보고서
    Carry 값을 출력하도록, 전감산기의 경우 출력된 값이 5V가 나오면 ... , 값이 1일 때 전감산기를 구현하도록 설계하였다. 설계 결과를 분석해보면 ... 제대로 출력이 되었다. 그래서 바로 전감산기를 구현하기 위해 S값에 1을 ... 주었지만 전감산기가 제대로 작동하지 않았다. 그래서 회로를 다시 한 번 ... 조금씩 수정을 해보았지만 그렇게 하니 이번엔 전감산기는 제대로 표현되고 전가산
    리포트 | 2페이지 | 1,500원 | 등록일 2017.04.02
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  • 한글파일 전가산감산기 결과보고서
    subtractor(전감산기) (결과보고서) 1. 예비조사 및 실험 내용의 이해 1 ... Behavioral; 1.6 변수대입 1.7 출력파형 2. 전감산기 - 전가산 ... 실험제목: full adder (전가산) , full ... .1 전가산 전가산는 두 개의 입력값(a,b)을 (a xor b)한 ... 구성, 자료흐름 모델링, 구조적 모델링, 동작적 모델링- 을 통해 반가산
    리포트 | 5페이지 | 800원 | 등록일 2008.06.22
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