"VHDL설계실험"의 검색결과 입니다.

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"VHDL설계실험" 검색결과 281-300 / 346건

VHDL The Usage of Xilinx ISE on Spartan-3(자일링스 사용법 Post lab)

전자전기컴퓨터설계실험IIIPOSTLAB REPORT[The Usage of Xilinx ISE on Spartan-3]학 과담당교수조학 번이 름제 출 일목 차 HYPERLINK ... 는 데에 목적이 있다. 우리는 VHDL을 이용한 디지털 회로 설계를 관리하는 project의 생성과 관리 그리고 시뮬레이션과 에뮬레이션을 통하여 실습의 전체적인 흐름을 파악 ... 하도록 한다. 즉 VHDL 코드를 편집하고, 저장, 가져오기 등 HDL editor에 관한 것과 설계된 코드의 기능적인(functional) 관점을 시뮬레이션 하기위한 Synthesis

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| 리포트 | 8페이지 | 2,000원 | 등록일 2008.09.28

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논리회로설계실험 비동기 카운터 설계

1. 비동기 카운터 설계library ieee;use ieee.std_logic_1164.all;use ieee.std_logic_unsigned.all;entity cnt_4

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| 리포트 | 4페이지 | 3,000원 | 등록일 2010.12.22

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vhdl을 이용한 디지털 시계.(연습문제 풀이. Digital systems : principles and applications)

VHDL을 이용한 디지털시계 설계/연습문제풀이CHR3조장 :32042085박 제 우32001756임 정 근32032130이 윤 재32032164정 우 현목 차■목 차-2-■프 ... 로 젝 트 제 목 / 목 표-3-■설계 방향/필요성-3-■프로젝트진행계획-4-■VHDL코드/시뮬레이션-5-■연습문제 풀이-10-■결과 및 고찰-13-■ 제 목 : VHDL을 이용 ... 한 디지털시계 제작.■ 목 표● VHDL을 이용 동기식 카운터를 이용한 디지털 시계를 설계.● VHDL의 코드를 이해하고 다루는 법을 익힌다.■ 설계 방향.VHDL을 이용한 설계로 시

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| 리포트 | 13페이지 | 2,500원 | 등록일 2008.02.20

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메모리(ROM,RAM)설계결과보고서

내용 설명 -? 실험순서① ROM(Read-only memory)을 VHDL 기술2차원 기억 공간의 선언이 요구, ROM의 초기 값에 대한 표현이 요구, ROM address ... 이 환요구.2.2 실험2[8비트 ROM(Read-only memory)]- 실험 방법 및 내용 설명 -? 실험순서① 8비트 ROM(Read-only memory)을 VHDL 기술2 ... [RAM(Random-access memory)]- 실험 방법 및 내용 설명 -? 실험순서① RAM(Random-access memory)을 VHDL 기술2차원 기억 공간의 선언이 요구

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| 리포트 | 13페이지 | 1,500원 | 등록일 2009.05.25

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VHDL를 이용한 디지털 시계

과 목 : 논리회로설계실험과 제 명 : 디지털 시계담당교수 : 김 종 태학 과 : 전자전기공학학 년 : 3 학 년학 번 :이 름 :제 출 일 : 08. 05. 21 ... IntroductionDigital Clock의 구조를 파악하여 설계한다.- KIT동작을 위해 최소한 6개 이상의 process문을 이용하여 설계한다.- clk, rst_n의 변화에 따른 동작 ... 제어의 변화를 고려하여 설계한다.- 평소보다 많은 내부 signal를 사용해야 되므로 정확한 명칭으로 헷갈리지 않게 한다.- KIT에 표시 되는 각 자리에서 CLOCK의 분기과정

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| 리포트 | 19페이지 | 1,000원 | 등록일 2010.05.27

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논리회로설계실험 OR gate 코드와 Half Adder 코드

1.HDL 코드전가산기를 구성하기 위해 필요했던 이전시간에 작성했던 OR gate 코드와 Half Adder 코드 도 첨가했습니다.※OR GATElibrary IEEE;use IEEE.std_logic_1164.all;entity or_gate is port(a : i..

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| 리포트 | 5페이지 | 3,000원 | 등록일 2010.12.22

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FLIP-FLOP의 동작원리를 VHDL로 확인한 예비

전자전기컴퓨터설계실험2Postlab ReportMUX & DEMUXIntroductionFlip-Flop의 종류, 동작 특성 등을 알아 보고 VHDL code로 구성하여 실제로 ... 구현해 본다. Flip-Flop의 동작 특성을 이용하여 serial-to-parallel register를 VHDL로 구성해 보고 확인한다.Level trigger & edge

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| 리포트 | 8페이지 | 1,500원 | 등록일 2010.04.25

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논리회로설계실험 7-Segment 제어기 설계

1.VHDL 코드library IEEE;use IEEE.std_logic_1164.all;use IEEE.std_logic_arith.all

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| 리포트 | 4페이지 | 3,000원 | 등록일 2010.12.22

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BCD to EXCESS-3 변환코드(VHDL)

전자전기컴퓨터설계실험ⅢBCD to Excess-3 code Converter목 차 HYPERLINK \l "실험목적" 실험 목적 HYPERLINK \l "실험도구" 실험 도구 ... , Behavioral VHDL 모델과, Data Flow모델을 각각 사용해서 원하는 결과값을 얻을 수 있도록 구현해본다.실험 도구personal computer, Xilinx ISE ... HYPERLINK \l "이론및프리랩" 이론 및 프리랩실험 목적이번 실험은 Xilinx 프로그램을 활용하여 BCD코드를 Excess-3 코드로 변환시키는 변환기를 구현하는 것인데

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| 리포트 | 18페이지 | 2,000원 | 등록일 2008.06.01

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vhdl을 이용한 shifter 설계

hifter를 설계하며, 비동기 Reset 및 동기 Enable에 의한 동작 제어를 실행한다.2. Problem Statement① Describe what is the problem ... .Flip-Flop을 이용하여 Mode 특성에 따른 Circular, Logical, Arithmetic shifter를 설계한다. 예제에 제시된 조건으로는 주어진 entity를 사용 ... (최하위비트)는 1로 유지)의 shift 특성을 나타낼 수 있어야 한다.② Describe how do you solve the problem.설계 시 우선순위를 고려한다. 먼저 비

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| 리포트 | 7페이지 | 2,000원 | 등록일 2009.11.12

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전자회로 플립플롭(flip - flop)

전자전기컴퓨터설계실험2Postlab ReportF/F and S-P conversion제출일자학 과담 당 교 수담 당 조 교조원학 번이 름IntroductionFlip-Flop ... 의 종류, 동작 특성 등을 알아 보고 VHDL code로 구성하여 실제로 구현해 본다. Flip-Flop의 동작 특성을 이용하여 serial-to-parallel register ... 를 VHDL로 구성해 보고 확인한다.Level trigger & edge trigger0과 1로 이루어진 신호에서 0에서 1로, 혹은 1에서 0으로 변ÇÏ´Â 시간 동안 ¿øÇÏ´Â

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| 리포트 | 15페이지 | 1,500원 | 등록일 2010.04.25

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Vhdl을 이용한 8x1 MUX 설계

1. Purpose2x1 MUX 7개를 사용하여 총 3개의 셀렉트 단자를 갖는 8x1 MUX를 설계하고 입력에 따른 MUX의 동작 특성을 이해할 수 있다.2. Problem ... Statement① Describe what is the problem.2x1 MUX를 배열하여 8x1 MUX를 설계한다. 예제에 제시된 조건으로는 주어진 entity를 사용하고 c ... omponent와 port map 구문을 사용하여 설계하는 것을 원칙으로 하고 있다. 또한 추가적인 조건으로 8x1 MUX가 총 3개의 셀렉트 단자(각 2x1 MUX 별로 3개

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| 리포트 | 6페이지 | 2,000원 | 등록일 2009.11.12

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디지털시스템설계_Baseline구조의이해&RegisterFile설계

파일 블록을 설계하여 VHDL 을 이용해 검증하고, Test Bench를 만들어 simulation 해본다.2. 실험 내용(1) 레지스터 파일의 설계레지스터 파일은 내부 ... 디지털 시스템 설계실험 2Baseline 구조의 이해 & Register File 설계1. 실험의 목적앞으로 설계하게 될 16비트 RISC 프로세서 설계에 앞서 간단한 레지스터 ... Addr_A, Addr_B가 변하는 즉시 그 값을 가리킬 수 있어야 한다. 이에대한 사항을 만족하는 블록을 VHDL로 설계한 코드는 다음과 같다.library ieee;use ieee

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| 리포트 | 7페이지 | 1,500원 | 등록일 2008.02.19

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4개의 입력과 1개의 출력을 가지는 회로를 여러 가지 방식으로 표현하고 이를 VHDL로 표현

Team-project과제 44개의 Input A, B, C, D를 이용하여 1개의 Output S를 출력하는 회로를 설계하여 이를 VHDL로 표현한다. 코드는 AND, OR ... 한 회로의 VHDL 표현 (1)번에서 설계한 방식과는 다르게 NAND Gate를 이용하여 설계하였다.-- A, B, C, D는 입력port, F는 출력port로 지정-- K, M, L ... . VHDL 코드 구성(3) Decoder를 이용한 회로의 VHDL 표현 ① Decoder 설계로만 코딩이 끝나는 것이 아니라, 코딩 이후 이전에 설계한 회로와 같은 논리값을 가지

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| 리포트 | 34페이지 | 7,000원 | 등록일 2010.06.24

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VHDL코드를 이용한 spartan-3 보드 구현(spartan 보드 사용법)

전자전기컴퓨터설계실험ⅢThe Usage of Xilinx ISE on Spartan-3목 차 HYPERLINK \l "실험목적" 실험 목적 HYPERLINK \l "실험도구 ... 에 대한 능력을 기르는 것에 초점을 맞추고, Xilinx ISE 9.2i프로그램을 사용하여 VHDL을 이용한 디지털 회로 설계를 관리하는 project의 생성과 관리 그리고 ... 시뮬레이션과 에뮬레이션을 통하여 실습의 전체적인 흐름을 파악하도록 한다. 즉, VHDL코드를 편집하고, 저장, 가져오기 등 HDL editor에 관한 것과 설계된 코드의 기능적인 관점

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| 리포트 | 7페이지 | 2,000원 | 등록일 2008.06.01

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멀티플렉서(MUX)와 비교기(Comparator)설계

1 MUX VHDL파일을 만들어서 component, port map구문을 사용하여 8X1 MUX에 불러와서 설계하였다. component가 구조적으로 어떻게 동작하는지를 보여주 ... 7주차 과제멀티플렉서(MUX)와 비교기(Comparator)설계1. 설계 배경 및 목표이번 7주차 실습은 멀티플렉서(Multiplexer)와 비교기(Comparator)를 설계 ... omponent와 port map 구문을 사용하여 코딩을 하고 시뮬레이션한다. 비교기는 4bit 비교기를 설계하고 입력값 A와 B값 중 A가 크면 AGB, 같으면 EQ, B가 크면 ALB

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| 리포트 | 13페이지 | 1,500원 | 등록일 2010.06.24

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VHDL. 기본 논리게이트 설계하기

/FPGA를 설계할 때 추상도가 높은 레벨을 사용함으로써 어려운 논리식을 사용하지 않고 설계시간도 단축할 수 있다. 이번 실험에서는 AND, OR, XOR 기본 논리게이트를 설계 ... 1. IntroductionVHDL은 Very high speed IC Hardware Description Language의 약자이다. 주로 RTL 설계에 사용되며, CPLD ... 고 사용할 수 있어야 한다.3. Implementation1) VHDL가) 주어진 조건에 따라 2. 1) 다)까지 VHDL Module을 수행한다. 회로 전체가 entity이고

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| 리포트 | 7페이지 | 1,000원 | 등록일 2007.07.18

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논리회로설계실험 D-FF , 8bit Register 설계

1)D-FF 설계 library IEEE;use IEEE.std_logic_1164.all;entity dff isport( d, clk : in std_logic;sim:/tb

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| 리포트 | 4페이지 | 3,000원 | 등록일 2010.12.22

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VHDL M bit 가산기와 비교기(post lab 입니다) vhdl code

전자전기컴퓨터설계실험IIIPOSTLAB REPORT[M bit 가산기와 비교기]학 과담당교수조학 번이 름제 출 일목 차 HYPERLINK \l "실험소개" 1. 실 험 소 개 ... (adder)와 비교기(comparator)의 동작을 이해하고 설계하는 것이다. 또한 M bits 가산기와 비교기의 VHDL Code에 대한 실제 동작을 관찰하도록 한다.2 ... 이 되었다.3. 토론 및 분석 (Discussions and Analysis)이번 실험은 Adder와 Comparator를 설계하는 것이었다. 결과는 만족스러울 만큼 정확한 값을 보였

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| 리포트 | 10페이지 | 2,000원 | 등록일 2008.09.28

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VHDL The Usage of Xilinx ISE on Spartan-3(자일링스 초기 사용법 입니다.)

전자전기컴퓨터설계실험IIIPRELAB REPORT[The Usage of Xilinx ISE on Spartan-3]학 과담당교수조학 번이 름제 출 일목 차 HYPERLINK ... 에서는 Xilinx ISE 9.2i 프로그램과 Spartan-3 board의 사용방법을 몸에 익히는 데에 목적이 있다. 우리는 VHDL을 이용한 디지털 회로 설계를 관리하는 project ... 의 생성과 관리 그리고 시뮬레이션과 에뮬레이션을 통하여 실습의 전체적인 흐름을 파악하도록 한다. 즉 VHDL 코드를 편집하고, 저장, 가져오기 등 HDL editor에 관한 것과 설계

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| 리포트 | 19페이지 | 2,000원 | 등록일 2008.09.28

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