"VHDL설계실험"의 검색결과 입니다.

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vhdl fsm 보고서 FPGA FPGA 사칙연산 verilog 결과보고서 verilog

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"VHDL설계실험" 검색결과 201-220 / 346건

3 8 디코더

Behavioral modeling Library IEEE; use IEEE.std_logic_1164.all; entity de_38 is port( X : in std_logic_vector(2 downto 0); EN : in std_logic; D : out s..

Non-Ai HUMAN
| 리포트 | 9페이지 | 1,500원 | 등록일 2012.10.30 | 수정일 2014.08.14

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정보응용실험 - Library, Package, Procedure, Function Report

프로그램이 package declaration에 선언되지 않았을 경우에는 package body가 필요 없다.3. Procedure 문VHDL에는 자주 쓰이는 설계의 일부분을 기능 ... ◈◈◈◈◈◈◈◈◈◈◈◈◈◈◈◈◈◈◈◈◈◈◈◈◈◈◈◈◈◈◈◈◈◈◈◈◈◈◈◈◈◈◈◈◈과 목 명 : 정보응용실험Ⅱ 학 과 : 정보통신공학과담당 조교님 : 홍 성 협 학 번 ... , package) 들이 저장되어 있는 장소를 말하며, 설계자가 설계에 필요한 Unit들을 불러서 사용할 수 있는 편리한 구문이다. 가시화(사용할 Library 나 Package 등

Non-Ai HUMAN
| 리포트 | 2페이지 | 1,500원 | 등록일 2013.06.08

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비동기카운터 클럭

CNT_4 Library IEEE; use IEEE.std_logic_1164.all; use IEEE.std_logic_unsigned.all; entity cnt_4 is port( clk : in std_logic; rst : in std_logic; cnt_ou..

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| 리포트 | 6페이지 | 1,500원 | 등록일 2012.10.30 | 수정일 2014.08.14

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순차회로 설계 결과보고서

과 목 : 논리회로설계실험과 제 명 : 순차회로 설계담당교수 :담당조교 :학 과 : 전자전기공학과학 년 : 3학 번 :이 름 :제 출 일 : 2014. 5. 8논리회로설계 실험 ... 결과보고서 #6실험 6. 순차회로 설계1. 실험 목표- 순차회로의 기본요소인 Latch와 Flip-Flop에 대하여 알아보고, 이를 응용한 레지스터의 작동 방식에 대해서도 이해 ... 를 한다.2. 실험 결과- 실험 1. JK F/F(1) 소스 코드JK F/F 진리표- 진리표를 참고하여서 rising edge의 clock이 걸릴 때마다 Q(t+1)이 출력되도록 설계

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| 리포트 | 9페이지 | 1,000원 | 등록일 2014.07.25

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2015하반기 LIG넥스원 R&D 합격 자소서

는 제어 분야에 많은 흥미가 생겨 현대제어의 후수 과목인 자동제어 실험을 수강하고 있으며, 이 실험에서의 최종적인 목표는 현대제어 시간에 설계로 끝났던 double pendulum ... 제어와 전자종합설계1 입니다.이 과목의 주된 목표는 비선형 시스템의 선형화와 PID 제어입니다. 이 과목에서 배운 지식을 바탕으로 MATLAB을 활용하여 직접 double ... pendulum을 제어하는 설계를 해보았으며, 설계를 하면서 매우 즐거웠고 또 과제를 해결하면서 MATLAB, C언어 등의 툴을 다룰 수 있게 되었습니다. 현대제어를 수강한 후에 저

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| 자기소개서 | 3페이지 | 3,000원 | 등록일 2016.07.08

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동기카운터 클럭

CNT0 -- 비동기 카운터의 4비트 카운터에서 clk_out값만 빼고 설계 Library IEEE; use IEEE.std_logic_1164.all; use IEEE.std

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| 리포트 | 9페이지 | 1,500원 | 등록일 2012.10.30 | 수정일 2014.08.14

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실험2 제06주 Lab04 Post Comparator

전자전기컴퓨터설계실험Ⅱ분반 : 문용삼 교수님주차 : 6주차과목 : 전자전기컴퓨터설계실험Ⅱ학과 : 전자전기컴퓨터공학부학번 : 2009440132이름 : 전상기-목차-1 ... LabVerilog HDL의 사용방법을 숙지하고 이를 이용하여 직접 논리회로를 설계, 제작할 수 있다. 이전 실험을 통해 습득한 Modeling을 통해 1-bit Subtracter와 1 ... . Conclusion이번 실험은 그 동안 배운 VHDL의 사용법을 숙달시키고 2가지 Modeling 방법으로 코딩하는 법을 숙달시키는 실험이었다. Full adder의 응용으로 Subtracter

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| 리포트 | 8페이지 | 1,500원 | 등록일 2014.03.11 | 수정일 2014.03.17

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SK그룹 SK 하이닉스 설계직무 2017년 상반기 공채 최종합격 자소서(자기소개서)

이었습니다. 특히, VHDL을 이용하여 7 segment 동작을 위한 다양한 실습을 진행 했던 논리회로설계 과목의 프로젝트는 가장 흥미 있고 열정을 다 할 수 있는 프로젝트였 ... 만져야 했던 아두이노는 금상첨화 였습니다. 아두이노를 설계하기 위해서는 프로그래밍 언어 공부가 필요하여 교환학교에서 프로그래밍 과목을 수강하였으며, 방과 후에는 아두이노 기초 ... 학교 운영시간이 끝날 때까지 해당 기기 설계를 고민하고, 공부하기도 하였습니다. 특히 저는 발표자 역할까지 맡았기 때문에, 더 열심히 해당 프로젝트를 파고들어 공부하고 이해하기 위

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| 자기소개서 | 5페이지 | 3,000원 | 등록일 2017.06.09

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[논리회로실험] 실험11. 디지털 클락

실험에서는 VHDL을 이용하여 간단한 디지털 시계를 설계한다. 알람이나 타이머 같은 기능은 없이 순수하게 시간의 흐름만 확인할 수 있는 시계이다. 시계는 7-segment ... 과 목 : 논리회로설계실험과 제 명 : 디지털 시계 설계담당교수 :학 과 : 전자전기공학학 년 : 3학 번 :이 름 :제 출 일 : 2013.06.11.Introduction이번 ... display를 통해 확인한다. 추가적으로 LCD창을 통해서도 확인해본다. 이번 실험을 통해서 분주회로에 대해 복습하고, 간단한 순차회로 설계에 대해 학습할 수 있다. 그리고 7-s

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| 리포트 | 19페이지 | 2,000원 | 등록일 2014.03.22

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VHDL을 이용한 가산기설계 2

VHDL을 이용한 가산기설계 2 B반 5조 2009312075 차승현 2013. 04. 10 Introduction 5주차 실습이었던 가산기 설계 실습은 저번 주 실험과 주제 ... 실습시간에 설계했던 Ripple Carry Adder와 달리 CLA는 연산에 이용될 input의 bit가 커지더라도 연산에 필요한 시간에는 큰 차이가 없다는 것이 장점이다. FA ... Sum값을 알 수 있다. 이렇게 구한 Sum값은 다음과 같다. GP Full Adder GP Full Adder은 저번 실습 때 설계한 Full Adder와 비슷한 형태이다. 다만

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| 리포트 | 19페이지 | 2,000원 | 등록일 2014.06.10 | 수정일 2022.11.07

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[논리회로실험] 실험10. LCD

과 목 : 논리회로설계실험과 제 명 : LCD담당교수 :학 과 : 전자전기공학학 년 : 3학 번 :이 름 :제 출 일 : 2013.06.04.Introduction이번 실험 ... 에서는 VHDL을 이용하여 LCD창에 원하는 문자열을 출력하는 회로를 설계한다. 8자리의 2진수에 각각 특정 문자가 저장되어 있다. 우리는 원하는 문자열을 출력하기 위해 필요한 메모리 ... 위치에 특정 2진수를 넣어서 그 2진수에 저장된 문자를 출력하면 된다. 이번 실험을 통해 LCD Display 과정을 공부할 수 있다.Design① Describe what

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| 리포트 | 14페이지 | 2,000원 | 등록일 2014.03.22

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스텝모터 제어기

MOT2_ROT library IEEE; use IEEE.std_logic_1164.all; use IEEE.std_logic_arith.all; use IEEE.std_logic_unsigned.all; entity mot2_rot is port( CLK_4M, RS..

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| 리포트 | 6페이지 | 1,500원 | 등록일 2012.10.30 | 수정일 2014.08.14

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경희대학교 논리회로 레포트

, Lava, Lola, MyHDL, PALASM, RHDL, 베릴로그, VHDL등이 있다.5) CAD Tools : 컴퓨터 지원 설계(Computer Aided Design)의 약 ... . 비용과 시간을 절감시켜 주며 실제 상황에서는 할 수 없는 가상적인 시험도 할 수 있다. 예를 들어, 자동차 엔진의 동작을 모의 실험함으로써 최적의 설계를 하는 데 도움을 줄 수 ... 웨어 특징을 컴퓨터의 고급 언어에 접합하여 원하는 회로를 기술할 수 있도록 하는 언어를 말한다. 하드웨어 규모가 커지면서 설계의 크기가 5만 게이트 이상이면 연결 도식 설계가 어려워

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| 리포트 | 3페이지 | 2,000원 | 등록일 2016.04.17

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논리회로설계실험 ALUkit (결과보고서)

you solved먼저 ALU의 경우는 이전 실험에서 설계하였던 회로를 약간 변경하여 사용을 하였다. 이 때 상태별 output은 다음과 같다.그리고 입력 operand는와 같 ... _a, input_b에 새로운 값을 넣은에 해당하는 회로에서 00의 출력을 나타낸다.3. Conclusion이번 실험은 이전에 설계하였던 ALU회로를 사용하여 키트에 직접 적용 ... 논리 연산 장치(기구).[네이버 지식백과] ALU [Arithmetic and Logic Unit] (용어해설)위의 ALU를 통하여의 연산을 수행하는 회로를 설계한다.이렇게 수행

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| 리포트 | 20페이지 | 1,000원 | 등록일 2015.08.25

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순차회로 설계 예비보고서

과 목 : 논리회로설계실험과 제 명 : 순차회로 설계담당교수 :담당조교 :학 과 : 전자전기공학과학 년 : 3학 번 :이 름 :제 출 일 : 2014. 5. 1논리회로설계 실험 ... 예비보고서 #6실험 6. 순차회로 설계1. 실험 목표- 순차회로의 기본요소인 Latch와 Flip-Flop에 대하여 알아보고, 이를 응용한 레지스터의 작동 방식에 대해서도 이해 ... 나 프린터 등에 이용한다.3. 실험 내용- 실험 1. JK F/F(1) 진리표 : Q+ = JQ' + K'Q(2) 특성표(3) 상태도(4) 논리 기호(5) Nor 게이트를 이용한 JK

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| 리포트 | 7페이지 | 1,000원 | 등록일 2014.07.25

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d 플립플랍 8비트레지스터

D-flip flops D_FF Library IEEE; use IEEE.std_logic_1164.all; entity d_ff is port( D, CLK : in std_logic; Q, Qbar : out std_logic ); end d_ff; architec..

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| 리포트 | 5페이지 | 1,500원 | 등록일 2012.10.30 | 수정일 2014.08.14

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실험2 제07주 Lab05 Post Mux & DMux & BCD

전자전기컴퓨터설계실험Ⅱ분반 : 문용삼 교수님주차 : 7주차과목 : 전자전기컴퓨터설계실험Ⅱ학과 : 전자전기컴퓨터공학부학번 : 2009440132이름 : 전상기-목차-1 ... 수 있듯이 일의 자릿수에만 +3을 하는 것을 확인 할 수 있다.4. Conclusion이번 실험은 그 동안 배운 VHDL의 사용법을 숙달시키고 Combinational ... Circuit의 동작원리와 설계 방법을 익히는 심화된 실험이었다. 조합 논리 회로는 Output이 Input에 의해 변하는 회로이다. Lab 1, 2, 3의 경우를 살펴볼 때, Output

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| 리포트 | 11페이지 | 1,500원 | 등록일 2014.03.11 | 수정일 2014.03.17

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led전광판 자료조사

omponent instantiation문 사용?혼합적 기술 (Mixed Description)?위의 세 가지 기술을 혼합적으로 사용?실제 설계시 일반적인 방법VHDL(영어 ... 을 전자동화하는 것. 컴퓨터 지원 설계(CAD)는 설계 자동화의 첨단이라 할 수 있다.VHDL는 원래 미국국방부에서 주문형 집적회로(ASIC)의 문서화에 사용하기 위해 만든 언어였 ... 하게 되었고, VHDL 파일을 읽어들여서 논리 합성을 한 다음 실제 회로 형태를 출력하는 기능을 덧붙이게 되었다. 오늘날에는 디지털 회로의 설계, 검증, 구현등의 모든 용도로 사용

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| 리포트 | 3페이지 | 2,500원 | 등록일 2011.11.20

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FPGA 트레이닝키트 사용 (결과보고서)

는 소자이다.출처> 위키백과, 우리 모두의 백과사전원하는 기능을 하는 회로를 설계한 이후 기기를 통해 실제로 구동을 해보는 것이 이번 실험의 목적이다.2. Design-Describe ... .3. Conclusion이번 실험은 이전까지 했던 코딩을 통하여 회로를 설계하고 이렇게 설계한 회로와 testbench 코드를 통하여 미리 입력값을 주어 시뮬레이션을 하였을 때 ... 으로는 논리 블록이라고도 함)에 간단한 플립플롭이나 더 완벽한 메모리 블록으로 된 메모리 요소를 포함하고 있다.프로그램이 가능한 내부선 계층구조는 FPGA의 논리블록을 시스템 설계자

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| 리포트 | 8페이지 | 1,000원 | 등록일 2015.08.25

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VHDL Stop Watch를 이용한 스톱워치 설계

VHDL Stop Watch 설계 목차1............. 실험 내용 및 목적2............. 소스작성 및 분석3............. 설계 VHDL ... Simulation값4............. Segment 동작사진5............. 비고 및 소감< 설계 내용 및 목적 >- 1 MSEC의 단위로 0~9999 Msec까지 범위 ... 의 작동하는 스톱워치를 설계하고 실제로 확인하라.< 소스작성 및 분석 >- 도입부는 시작(ENTITY), 와 ARCHITECTURE 구분이 있으며 먼저 ENTITY문부터 설명

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| 리포트 | 7페이지 | 1,500원 | 등록일 2012.11.17

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