[VHDL 설계] 2-TO-1 MUX 와 7-segment 설계

소개글

Problem) 2-TO-1 MUX와 7-segment를 각각 text Design(VHDL)으로 설계하여 검증(simulate)을 하고 각 symbol을 이용하여 아래 그림과 같이 설계하고 다시 검증(simulate)하시오

목차

▶ 2-TO-1 MUX
▶ 7-segment
▶ 2-TO-1 MUX와 7-segment의 symbol을 이용한 결합

본문내용

Problem) 2-TO-1 MUX와 7-segment를 각각 text Design(VHDL)으로 설계하여 검증(simulate)을 하고 각 symbol을 이용하여 아래 그림과 같이 설계하고 다시 검증(simulate)하시오.

▶ 2-TO-1 MUX
① text Design
entity mux1 is -- 입출력 포트의 정의
port(
s : in bit; -- select 포트, 비트로 표시
d0: in bit_vector(3 downto 0); -- 입력값 d0 포트, 벡터로 표시(4비트)
d1: in bit_vector(3 downto 0); -- 입력값 d1 포트, 벡터로 표시(4비트)
y : out bit_vector(3 downto 0));
end mux1;

architecture mux2 of mux1 is -- 입출력 관계 정의
begin
process(s) -- select의 변화에 따른 실행
begin
case s is -- case 구문
when `0` => y <= d0; -- s가 0일때 y=d0
when `1` => y <= d1; -- s가 1일때 y=d0

참고 자료

없음