시립대 전전설2 A+ 2주차 예비레포트

소개글

Lab-02 Data Flow Modeling
예비보고서에 대한 내용입니다.

목차

1. 서론
1.1. 실험 목적
1.2. 배경이론 및 개념

2. 사전 조사

3. In-Lab 실험 내용 및 예상 결과
3.1. 실험 내용
3.2. 예상 결과

4. 참고 문헌

본문내용

1. 서론
1.1. 실험 목적
 Design Tool 상에서 Verilog HDL을 사용하여 Digital logic을 설계한다.
 Verilog의 Gate Primitive를 사용하여 간단한 로직에 대하여 Gate Level Modeling 설계 개념을 습득한다.
 Verilog에서 ‘assign’문과 bitwise operator를 사용하여 간단한 로직에 대하여 Data Flow Modeling 설계 개념을 습득한다.
 Verilog HDL을 이용하여 반가산기, 전가산기 등을 설계한다.
 Module Instantiation 방법을 습득한다.

1.2. 배경이론 및 개념
1) ASIC(Application Specific IC)
 복잡한 큰 디지털 시스템은 앞서 소개한 TTL 등으로 제작할 수 없고, 고집적 ASIC으로만 가능
 ASIC: 특정한 전자/정보통신 제품에 사용할 목적으로 설계된 비메모리 반도체 칩
 ASIC의 장점
- 제품의 고집적화, 소형 경량화, 성능 향상
- 저전력화, 시스템 기술 보호
- 경쟁력 강화
- 신뢰성 향상을 통한 부품의 최적화, 공정의 단순화, 자동화
- 기능의 복합화에 대처
- 고성능의 작고, 가벼운 제품을 만드는 유일한 방안
 ASIC 분류

 Full Custom IC
-> 좁은 의미로는 full custom IC를 ASIC이라고 부르기도 함.
 장점
- 개발 목적에 가장 알맞은 설계의 자유도
- 대량 생산 시 단가 최저
- 고 집적도와 고 성능화 달성 – 고속, 저전력 IC 개발 가능
- 독자적 설계에 의한 회로의 KNOW-HOW, 장치의 KNOW-HOW에 대한 기밀 유지
 단점
- 개발 비용이 비쌈
- 개발 기간이 긺
- 설계 변경의 어려움: TRANSISTOR LEVEL로 USER가 원하는 데로 설계하였기 때문에 변경 시에는 다른 부분들로 같이 수정해야 함

참고 자료

전자전기컴퓨터설계실험II 강의 교안(Lab-02 Data Flow Modeling)
전자전기컴퓨터설계실험II 강의 교안(Vivado 2020_1 installation)
전자전기컴퓨터설계실험II 강의 교안(HBE Combo II-DLD)
[네이버 지식백과] 전가산기 (컴퓨터인터넷IT용어대사전)