전자회로실험 실험6. OP-AMP 예비 보고서

목차

1. 실험 목적

2. 기초이론
2.1 연산증폭기(OP-AMP)
2.2 이상적인 연산증폭기
2.3 반전 구성
2.4 비반전 구성

3. 실험기자재 및 부품
3.1 사용기기
3.2 사용부품

4. 실험방법 및 순서

5. 과제5

본문내용

2.1 연산증폭기(OP-AMP)
신호의 관점에서 볼 때, 연산 증폭기는 3개의 단자를 가지고 있다. 즉, 2개의 입력 단자와 하나의 출력 단자를 가지고 있다. 그림에서의 단자 1과 2가 입력 단자이고, 단자 3이 출력 단자이다. 증폭기가 동작하기 위해서는 직류 전원을 필요로 한다. 대부분의 IC 연산 증폭기는 2개의 직류 전력 공급기를 필요로 한다. 그림에서의 단자 4와 5가 연산 증폭기 패키지 밖으로 나와 있고, 이들은 각각 플러스 전압인 Vcc와 마이너스 전압인 VEE에 접속된다.

2.2 이상적인 연산증폭기
연산 증폭기는 자신의 두 입력 단자에 인가된 전압 신호의 차를 감지하고, 이 값에 이득을 곱한 후, 그 결과 전압을 출력 단자 3에 나타내도록 고안되어 있다. 따라서 출력 전압은 A(V2-V1)이다. 여기서 단자 전압이란 단자와 접지 사이의 전압을 의미한다. 이상적인 연산 증폭기는 어떤 입력 전류도 끌어들이지 못한다. 즉, 단자 1과 단자 2로 들어오는 신호 전류는 모두 0이다. 바꿔 말하면 이상적인 연산 증폭기의 입력 임피던스는 무한대이다. 출력 단자 3은 이상적인 전압 전원의 출력 단자로서 동작한다.

참고 자료

없음