반도체 8대 공정 제조기술 및 프로세스에 대한 자료

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목차

1. 반도체 8대 제조 공정
2. 웨이퍼 동도금 국내 업체
3. 참고 문헌

본문내용

-패키징공정
Cu의 단점 중 다마신(Damascene) 공법이란? 홈을 파서 물질을 채우고 표면을 갈아내는 상감기법이다.
Barrier의 역할? 금속과 실리콘 간의 확산을 막는다, Void가 생겨도 연결이 끊기지 않게 전자의 두번째 경로 역할을 한다.
CMP
회전하는 Plate 위에 slurry 용액을 뿌린 후 wafer를 눌러주며 회전시키면 평탄화가 되는 기법이다.

반도체 회로(IC)와 전자제품 보드에 전기적 신호 연결 및 보호 하는 과정

TSV(through silicon via, 실리콘 관통전극)은 와이어를 이용해 칩을 연결했던 적층 기술인 와이어 본딩(wire bonding)을 대체하는 기술로, 칩에 미세한 구멍(via)을 뚫어 상단 칩과 하단 칩을 전극으로 연결하는 패키징(packaging) 기술이다. 이는 추가적인 공간을 요구하지 않아 패키지 크기를 소형화할 수 있고, 칩 간의 상호접속(interconnection) 길이를 감소시킬 수 있다는 점에서 고집적도(high density)를 통한 전자부품의 소형화 및 빠른 신호전달, 고용량, 저전력에 유리하다.

참고 자료

김병수 외 2명,고순도 구리의 정제방법,2009
김명준·김재정, 반도체 소지용 구리배선형성을 위한 전해도금,2013, 서울대학교 화학생물공학부
우치우미유지,웨이퍼 도금방법 2009, 대한민국 특허청
김병옥, 반도체 패키징 공정기술의 이해와 전망,2015, JBTP이슈앤테크
이민형, 반도체 Cu pillar용 상용 전해구리도금액 제조 기술 개발,2017,한국생산기술연구원
허진영,이홍기,임영생, 무전해 구리 도금액을 이용한 무촉매 구리 도금층 형성에 관한 연구,2013,한국표면공학회 춘계학술대회
김유상, 도금액조성에 따른 도금두께 균일화,2010,P14~P17,한국과학기술정보 연구원