서강대학교 디지털논리회로실험 7주차 결과보고서

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1. 실험목적
1) Counters
Counter의 구조와 동작원리를 이해한다.
비동기/동기 counters
2) State machine design
Mealy and Moore machines를 구분하고 각각의 동작 특성을 이해한다.
State machine을 분석하고 설계할 수 있는 능력을 기른다.

2. 배경이론 및 실험방법
Counter는 clock에 의해 단일 cycle을 반복적으로 수행하는 순차 논리회로이다. Counter의 modulus는 cycle내의 상태 수에 의해 결정되는데, 여기서 modulus란 다시 초기상태로 돌아오는 상태의 수를 의미한다.
Asynchronous counter(비동기 counter)란 counter를 구성하는 flip flop의 clock 신호를 공유하지 않는 counter이며, 그림7.2에서 Q0의 변화는 다음 flip flop의 clock으로 작용해 Tflip flop같은 특성을 보인다.
그러나 asynchronous counter에서는 propagation delay가 누적되는 문제가 발생한다. 이를 해결한 counter가 동기 counter이다.
Synchronous counter(동기 counter)는 flip flop의 clock 신호를 공유하는 counter이며
clock들이 동시에 도달하기 때문에 flip flop들의 출력이 동시에 변한다. 동기 counter에는 직렬과 병렬연결이 존재한다.
Synchronous serial counter는 각 flip flop의 EN에 연결되는 AND gate에 이전 출력 bit가 직렬로(LSB부터 MSB까지) 연결되는 방식으로 구현된다. 이 직렬 counter에서clock의 주기가 매우 짧은 경우에는 LSB부터 MSB까지 전달지연이 문제가 되어 counter가 정상적으로 동작하지 못하는 문제가 발생한다.

참고 자료

디지털논리회로 실험교재, 서강대학교 전자공학과 lab7
S. Brown and Z. Vranesic, “Fundamentals of Digital Logic with VHDL Design,’ 3 rd edition, McGraw-Hill, 2009.

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