아주대학교 전자회로실험/전회실/ 실험7 Output Stage 회로 결과보고서

목차

1. 실험 목적
2. 실험 도구 및 소자
3. 실험 이론
4. 실험 준비 및 예상 결과
5. 실험에 사용한 소자 및 전원 측정값
6. 실험 결과 및 시뮬레이션과의 오차
7. 예상 결과와의 비교 및 이론과의 오차
8. 고찰
9. 참고문헌

본문내용

본 실험에서는 Output Stage 회로를 다룬다. 설계 전 마지막 정규실험이니 만큼, 복잡하고 어려운 개념을 다룰 것 같지만, 이전까지 다루었던 회로의 골자를 벗어나지 않는다. 이 회로도 입력 ( 1차 단의 회로 출력 )에 대해 출력이 특정한 이득 (1)에 가깝게 출력을 조정하는 증폭 회로의 일종이다. 본격적인 고찰에 앞서 Stage-AB 회로는 어떻게 구성해야 하는지 다시 한 번 살펴볼 필요가 있다. Class A와 Class B의 두 장점을 모두 차용한 회로가 Class AB 회로이다. Class AB 회로회로의 Bias단을 살펴보면 모두 Diode로 연결되어 있다. 이들은 항상 동작하고 있고, 이에 약 0.7V의 문턱전압을 Q1과 Q2 소자 Bias에 인가한다. 달리 말하자면 S Node 기준의 Input은 Q1의 A노드에선 항상 0.7V 높게 인가되고 (KVL 적용), Q2의 B노드에선 0.7V 낮게 인가된다. 출력 형태는 Class-B의 그것과 같다. +Half Cycle에선 Q1 소자가 작동하고 Q2소자는 작동하지 않게 된다. 이어서 –Half Cycle이 되는 순간 Q2가 작동하고 Q1이 작동하지 않아, 해당하는 출력이 다시 나타난다. 다만 진폭의 상승 및 하강으로 인해 Thresh Hold 전후의 Blank 구간이 사라지게 되고, Linearity를 띠게 된다. 요는 장점은 차용하고 단점은 제거한 Output Stage라는 것이다. 시뮬레이션과 실제 실험의 파형에 왜곡은 거의 찾아볼 수 없다. 이를 토대로 생각해보면, 이론은 타당하다고 추론할 수 있겠다.
베이스와 컬렉터 전류의 합이 에미터 전류에 거의 가깝다는 점과 각 단자의 바이어스를 생각해보면, 이 회로는 제대로 동작한다고 할 수 있고, 실제로도 그러함을 파형을 보면 알 수 있다. 다만 각 Node의 Bias Voltage와 Current는 시뮬레이션으로 측정했던 것과 비교했을 때 다소 차이를 보인다.

참고 자료

아주대학교 전자회로실험 강의 노트 (2021)
Behzad Razavi, 김철우 외 6인 공역, 『마이크로전자회로』, 제 2판, 2009
방성완, 『알기쉬운 회로이론』, 제 1판, 2016, p278-301
allaboutcircuits, (2021.04.24.), (2021.04.24.), ‘Output’, https://www.allaboutcircuits.com
ALLDATASHEET, (2021.04.24.), (2021.04.24.),
2N2907’, https://www.alldatasheet.co.kr/view.jsp?Searchword=2N2907
2N3904’, https://www.alldatasheet.co.kr/view.jsp?Searchword=2N3904
2N2222’, https://www.alldatasheet.co.kr/view.jsp?Searchword=2N2222
2N3906’, https://www.alldatasheet.co.kr/view.jsp?Searchword=2N3906