[전자전기컴퓨터설계실험2] A+ 서울시립대학교 전전설2 5주차 예비+결과(코드포함) Combinational_Logic_Design_II Decoder, Encoder and MUX

목차

1. 06_post.docx
2. Lab05(pre).docx

본문내용

가. 실험목표
- HDL 문법을 활용하여 Verilog 설계 및 시뮬레이션을 할 수 있다.
- Decoder, Encoder, MUX의 구성과 작동 방식을 이해 및 설계한다.

나. 실험결과
1. 2-bits 2:1 MUX
Fig.1.은 2-bits 2:1 MUX의 시뮬레이션 결과이다. 인풋 I0, I1이 2비트이고, S는 0또는 1이며 S의 값에 따라 Z가 결정된다. 결과의 정확성 검증은 결론에서 다룰 예정이다.

2. 4:1 MUX
예비보고서에서는 2-bits 4:1 MUX를 설계했으나, 1-bit 4:1 MUX로 시뮬레이션을 다시 수행하였다.
코드는 Fig.2.와 같이 구성하였는데 인풋의 비트만 바뀌었다. Fig.3.은 시뮬레이션 결과이다. 마찬가지로 결론 분에서 검증을 할 예정이다.

다. 결론 및 토의
1) 실험결과검증 및 정리
1. 2-bits 2:1 MUX
TABLE I는 시뮬레이션 결과와 예상 결과를 비교하여 실험의 정확성을 판단한 표이다.
TABLE I를 비롯하여 이번 실험의 모든 경우의 수를 분석한 결과 S에 따른 Z값의 출력을 TABLE II과 같이 정리할 수 있었다. 즉, S=0이면 Z=I0가 출력되었고, S=1이면 Z=I1이 출력되었다. 정상적으로 2:1 MUX 기능을 수행할 수 있다.

2. 4:1 MUX
마찬가지로 TABLE III는 설계한 4:1 MUX의 시뮬레이션 결과와 예상 결과를 비교하여 실험의 정확성을 판단한 표이다.
TALBE IV는 TABLE III과 실험결과의 경우의 수들을 분석한 결과를 정리한 표이다.
4:1 MUX의 기능을 수행함을 알 수 있다. 즉 I0, I1, I2, I3의 입력 경우의 수 총 16가지와 S의 값에 따른 결과를 분석한 결과 실험이 성공적으로 진행되었음을 알 수 있었다.

참고 자료

전전컴실험II_-_6주차 [서울시립대학교]

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