전자회로 실험 결과보고서 - CMOS 연산증폭기 ( A+ 퀄리티 보장 )

목차

1. 실험목적
2. 실험 이론
3. 실험결과
4. PSPICE 시뮬레이션 결과
5. 실험 고찰
6. 질문

본문내용

1. 실험목적
1) 기본 2단 CMOS 증폭기 구조에 대한 내부 구조를 이해.
2) 비교적 다수의 CMOS 소자를 이용한 보다 큰 시스템 응용을 알아본다

입력 옵셋전압
입력단에서 소자 부정합이 일어날시, 입력 옵셋전압이 나타나게 된다.
이 부정합은 임의적으로 발생하며, 그 결과로 나오는 옵셋전압을 임의 옵셋 전압이라 말한다.
일반적으로 이는 common mode일때 그 결과를 을 통해서 확인할 수 있다.
이 유한값이 나오며, 그 결과 CMRR이 에서 유한값으로 크게 감소한다고 볼 수 있다.

5. 실험 고찰
본 실험은 대부분의 분반이 잘 진행이 되지 않아서, 실험의 상당부분을 축소하여 진행하게 되었습니다. 원인으로는 크게 2가지로 생각이 됩니다. 첫째, 교재상의 핀 배열의 불분명함. 둘째, 교재상 arrow notation 및 단자(A,B,C...) 의 애매모호함 입니다. 그럼에도 불구하고 잘 진행이 되었지만, 여기에도 일말의 문제점이 존재할 수 있기때문에, reference 값으로 시뮬레이션 결과를 참조하겠습니다. 본 실험의 시뮬레이션 결과 3dB 대역폭은 약 80Hz가 나왔습니다. ( 지난번 조교님께서, 약 300Hz정도 나와야한다고 하셨지만 이것은 시뮬레이션상 사용된 소자에 따라 상이할 수도 있기때문에 이를 기준삼았습니다. )
하지만 우리의 실험에서는 약 1.1kHz정도로, 시뮬레이션 결과보다 약 16배정도 큰 수치를 얻게 되었습니다. 실험에서의 수치가 실제보다 높은 이유로는, 다음의 simplify 된 회로를 이용해서 확인해볼 수 있습니다. 위의 회로의 전달함수와 3dB 대역폭은 우측을 통해서 구할 수 있습니다. 결국, 차단주파수는 입니다. 그런데, 출력단의 커패시턴스는 0.1uF이 맞기는 하지만 이내에서의 약간의 부정합이 발생할 수 있습니다. 그래서 0.01uF 마다, 수~수십 Hz의 오차가 발생할 수 있고, 결국 조그마한 커패시턴스의 부정합이 차단주파수의 큰 변화를 만들어내게 됩니다.

참고 자료

없음