2019년도 중앙대학교 전자전기공학부 3학년 2학기 아날로그및디지털회로설계실습 예비4 신호발생기

소개글

"2019년도 중앙대학교 전자전기공학부 3학년 2학기 아날로그및디지털회로설계실습 예비4_신호발생기"에 대한 내용입니다.

목차

1. 실습 목적
2. 실습 준비물
3. 설계실습 계획서

본문내용

1. 실습 목적
Wien bridge RC 발진기를 이용하여 신호 발생기를 설계, 제작, 측정하며 그 동작을 확인한다.

<중 략>

3.설계실습 계획서
3.1.신호발생기 설계
(A)그림 4-1에 주어진 Wien bridge 회로에서 V+와 Vout의 관계식을 구하시오. 이 관계식을 이용하여 1.63kHz에서 발진하는 Wien bridge 회로를 설계하시오.
일반적으로 신호 발생기는 일정한 주파수와 위상, 크기를 가진 주기 함수를 발생시키는 회로를 말한다. 특히, 주파수와 신호 z기를 안정적으로 왜곡 없이 발생하는 것을 목적으로 한다. 예를 들어, 사인파 함수를 완벽히 발생시켰을 경우에는 발진 주파수에서만 Dirac Delta 함수 형태를 보여야 하지만, 실질적으로는 발진 주파수에서 날카롭고 좁은 Peak를 보이고, Harmonic이라고 불리는 다른 여러 주파수에서도 작은 peak이 나타나게 된다.

참고 자료

없음