서강대학교 디지털논리회로실험 - 실험 8. Multiplier Design 결과 보고서

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목차

1. 실험개요
2. 실험 결과 및 분석
3. 결론 및 검토사항

본문내용

1. 실험개요
1) 4비트 곱셈기의 구조와 원리를 이해한다.
2) 팀 단위로 디지털 회로 설계하는 방법을 이해 한다

2. 퀴즈 답안지 및 정답
-퀴즈 없음

3. 실험노트
-실험 노트 없음

4. 실험 결과 및 분석
1) 각자가 설계한 Block을 Xilinx ISE로 합성하고, FPGA에 다운로드 한 후 동작을 검증한다. Full adder
c1 -> carry input, c -> output에서의 carry
실험 시 full adder의 동작을 확인해본 결과 덧셈이 잘 이뤄지는 것을 확인할 수 있었다. 이는 예상결과와 동일했으며 이를 이용하면 곱셈기를 만들 수 있을 것으로 생각되었다.

2) 각자가 설계한 Block을 합친 곱셈기를 Xilinx ISE로 합성하고, FPGA에 다운로드 한 후 동작을 검증한다.
1> A = 0000(0), B = 1111(15)
A X B = 00000000(0)
2> A = 1101(13), B = 0111(7)
A X B = 01011011(91)

참고 자료

S. Brown and Z. Vranesic, 'Fundamentals of Digital Logic with VHDL Design', McGrawHill
디지털 논리 회로 실험 매뉴얼, 서강대학교 전자공학과