기본논리게이트와_simulator_결과-foreveryt

목차

1. Basic Logic Gate와 Simulation 결과
2. 조합논리의 Diagram & Simulation

본문내용

Basic Logic Gate와 Simulation 결과

※ 고 찰
▶ Max Plus-II 을 이용하여 기본 논리 게이트를 설계하고 Time Simulation을 한 파형의 결과에는
약간의 지연시간이 발견되었다. Compile과정에서 Device를 거치는 동안 지연시간이 생겼다. 이 지연 시간을 없애기 위해 Functional Simulation을 한 결과 Device 특성에 따른 지연시간이 없었다. 두 과 정 사이에서 지연시간의 차이는 무시해도 괜찮기 때문에, 디코더의 동작에 영향을 주지 않을 것이다.
이 과제를 통하여 Max Plus-II 기본적인 사용법과 기본적인 Logic Gate 들의 각각의 기능을 알았다

조합논리의 Diagram & Simulation
※ 고 찰
▶ 두 개의 Logic Equation을 설계해서 Time Simulation을 하였다.

참고 자료

없음