실험6. 래치와 플립플롭(Latch & Flip-Flop) 예비보고서

목차

1. 실험 목적
2. 실험 이론
3. 실험 부품
4. 실험 과정 및 예상 결과

본문내용

1. 실험 목적
실험을 통해 여러 가지의 flip-flop(RS, D, JK) 회로를 구성하고 filp-flop의 동작과 원리를 알아본다.

2. 실험 이론
(1) Latch와 Flip-Flop
플립플롭 (flip-flop) 또는 래치(latch)는 1 비트의 정보를 보관, 유지할 수 있는 회로이며 순차 회로의 기본요소이다. 래치와 플립플롭의 차이점이 있다면 래치는 입력신호가 인가되는 순간 바로 출력이 이루어져 clock 신호와 무관하게 출력이 결정되기 때문에 비동기식(Asynchronous)이라고 하며, 플립플롭은 Clock의 상승 또는 하강 Edge에서의 입력신호만 출력에 반영되기 때문에 동기식(Synchronous)이라고 한다.

(2) R-S Latch (그리고 S-R Latch...)와 D Latch
R-S 래치는 enable입력이 인가될 때 Reset 입력과 Set 입력에 따라 출력 값이 달라지는 회로를 말한다. 여기서 S(set)는 출력 1을, R(reset)은 출력 0으로 되도록 한다는 의미이다. enable입력이 없게 되면 Reset입력과 Set입력이 달라져도 출력은 이전의 상태를 계속 유지하게 된다.

참고 자료

없음