물리실험Ⅱ(이학전자실험) 결과보고서 Voltage regulator Current Source

최초 등록일
2017.06.06
최종 저작일
2017.06
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목차

1. 실험목적
2. 실험원리
3. 실험기구 및 재료
4. 실험방법
5. 실험 결과
6. 결론

본문내용

Voltage regulator란, 입력 전압의 변동과 상관없이 일정한 출력 전압이 생기도록 조절하는 장치이다.
그림 1과 같이 연산 증폭기를 이용한 제어요소 Q1은 입력과 출력 사이의 부하와 직렬로 연결되어 있고, 출력단의 회로가 출력전압의 변화량을 감지한다.
연산 증폭기가 기준전압과 출력전압을 비교하여 그 오차에 의해 제어요소를 제어한다. 그러므로 일정한 출력전압을 유지할 수 있도록 한다.
출력 전압의 변화는 R2와 R3로 구성된 Voltage divider에 의해서 검출된다.
이 전압을 VR3라고 하면, VR3는 연산 증폭기의 반전 입력단자에 연결되어 회로가 형성된다.
만약 출력전압이 설정된 전압보다 낮아지면, VR3단자의 전압이 동시에 낮아지고, 입력전압이 증가되면서 연산 증폭기의 출력전압이 높아진다.
이 출력전압은 Q1의 전류를 증가시켜 트렌지스터에 걸리는 전류를 증가시키고, 이 증가된 전류가 출력전압을 크게 한다.
반대로, 출력전압이 설정된 전압보다 커지면, VR3 전압이 동시에 높아지고 입력전압이 감소한다.

참고 자료

위키피디아, ‘Voltage regulator', (http://en.wikipedia.org/wiki/Voltage_regulator)
최권희, 연산 증폭기 회로설계 및 응용, p487~488

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