JK Flip Flop 과 클락 생성

목차

1. 실험목표
2. 관련이론
3. 준 비 물
4. IC data sheet
5. 실험 방법(PSpice 시뮬레이션 결과 포함)

본문내용

1. 실험목표
- 동기식과 비동기식 Flip-Flop의 기본개념과 동작원리를 이해할 수 있다.
- RS Latch, RS Flip-Flop, D Flip-Flop과 JK Flip-Flop의 차이점을 이해하고 각 Flip-Flop의 특징을 설명할 수 있다.
- NE555 Timer를 이용하여 원하는 주기의 클락을 생성할 수 있다.
- 수동진동자(Crystal 또는 Oscillator)를 이용하여 원하는 주기의 클락을 생성할 수 있다.

2. 관련이론
- JK Flip-Flop
JK 플립플럽은 RS 래치에서 금지된 입력(RS 래치에서 RS='11')을 토글로 바꾸어 동작하도록 만들어진 플립플럽이다. 결국 RS 플립플럽에 토글 기능을 합친 플립플럽이다.
입력 JK가 논리 입력 00, 01, 10은 RS 플립플럽과 같고, JK=11일 때, Q는 반전된다.

<중 략>

클럭 신호는 디지털회로에서 많이 사용하므로 신호의 크기는 전압으로 나타난다. 디지털회로에서 전압은 보통 논리 게이트의 전압과 같게 설계한다. 전압상태의 기준은 0V(ground)을 L 상태로 Vcc을 H 상태로 발생 시키는 것이 보통이다. H는 5V, 3.3V 등 논리 게이트에 따라 다르고 처음 칩 설계시 고정되어 있다. 초기에 5V을 많이 사용하였으나 3.3V 등으로 낮아지는 경향이 있다.
주파수는 디지털 회로 설계 요구사항에 따라 결정하는 것이 일반적이다. 규모가 있는 디지털 회로는 보통 다양한 주파수가 필요한 경우가 발생하는데, 내부의 카운터 회로에 의해 주파수 변환하여 사용한다. 따라서 필요한 가장 빠른 주파수를 수정 발진기을 사용하여 만들고 이것으로 분배한다.

<중 략>

- 그림 9.1과 같이 NOR와 NAND 게이트 조합한 동기식 JK Flip-Flop를 구성하고 구성한 회로에 대하여 입력에 따른 출력을 측정한다. 구성한 회로의 동기식 JK Flip-Flop 역할 수행 여부를 확인한다.
- 클락 입력에는 함수발생기를 사용하고 Leading Edge와 Trailing Edge 부분에서의 출력 값을 측정한다. 또는 Timing Diagram으로 클락 변화에 따른 출력 변화를 도식한다.

참고 자료

없음