08-전자회로실험-결과보고서

최초 등록일
2015.12.24
최종 저작일
2015.09
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목차

1. 실험 목표
2. 실험결과
3. 결론 및 토의
4. 고찰
5. 참조 문헌

본문내용

1. 실험 목표
연산 증폭기를 이용한 응용 회로를 분석하고 설계할 수 있는 능력을 배양한다.
연산 증폭기를 이용하여 비반전 증폭기, 반전 증폭기, 아날로그 전압 덧셈기 등의 피드팩 회로를 구성하고, 연산 증폭기의 특성이 응용회로에 미치는 영향을 파악한다.

<중 략>

표1에서 음의 단자의 전압을 구하기 위해서 전압을 측정하는 과정이 필요하다. 즉 그림 8에서와 같이 양의 단자 DC 단자에서 통과해서 연산 증폭기를 지나 접지된 부분까지의 전압을 측정한 뒤, 그 측정한 값과 동일하게 음의 단자의 DC 전압으로 넣어서 값을 측정하였다. 이 때 값은 함수 발생기에서 OFFSET전압을 이용하여 측정하였으며, 의 저항값이 변화함에 따라 각기 다른 전압이 측정되었다. 즉 virtual ground를 만들기 위해 이러한 과정을 반복하였다고 할 수 있다.

전압이득 실제값과 이론값의 상대오차를 구해보면, 일 때, 0.000667%가 나오고 일 때, 0.00075%로 이론값과 실제값은 별 차이가 없다고 보아도 무방한 값이 나오게 된다. 즉 전압이득이 이론값과 실험값의 오차는 가상접지가 제대로 되지 않은 부분에서 생기는 오차가 제일 크다고 생각 할 수 있다.

<중 략>

이번 실험에서 이러한 경향은 많이 보였으나, 실제로 전압이득을 구하는 과정에 있어서 차이를 보이고 있다. 이는 실험에서 존재하는 다양한 오차의 원인이 있을 것이라 생각되지만, 그 중에서 제일 중요한 부분은 가상접지가 제대로 이뤄지지 않은 부분에서 생기는 오차가 제일 크다고 할 수 있다. 즉 양의 단자 DC 전압과 음의 단자 DC 전압의 차이가 정확하게 0V가 되지 않아서 연산증폭기내로 전류가 흐르므로, 출력되는 전압에 영향을 끼치게 된다. 그 결과 전압이득의 값은 실제의 이론값보다 더 큰 값을 나타낼 것이며, 실험에서 구한 전압이득의 값 역시 더 큰 이득을 보여주고 있다. 즉 실험에서 정확하게 가상접지를 시키지 못한 부분이 전압이득의 오차가 크게 나오는 원인이라 할 수 있다.

참고 자료

이강윤 지음 [단계별로 배우는 전자 회로 실험] 제 1판 한빛 미디어 p.343 ~ 350 (연산 증폭기 특성)
Adel S. Sedra, Kenneth C. Smith 지음 [Microelectronic Circuits] 제 6판 한티 미디어 p.88 ~163 (연산 증폭기)

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