VLSI 설계 및 프로젝트 실습 (인하대학교 전자공학과) Flip Flop Layout Simulation 결과 보고서

소개글

2015년도 VLSI 설계 및 프로젝트 실습 과목의 Flip Flop Layout Simulation 결과 보고서입니다.

매 보고서마다 정말 많은 시간을 들여 작성했습니다.

목차

1. 실험목표
2. 실험과정
3. 회로 설계 방법
4. Master-Slave D Flip Flop Layout
5. NETLIST 작성 및 추출
6. HSPICE 시뮬레이션 결과
7. Timing 측정
8. 시뮬레이션 결과 비교
9. 고찰

본문내용

1. 실험목표
이번 실험의 목표는 Magic Tool을 이용하여 Flip Flop의 Layout을 그려보고 Layout에서 기생소자를 추출하여 기생소자를 포함한 NETLIST와 직접 작성한 NETLIST를 HSPICE로 시뮬레이션하여 그 결과를 비교하는 것이다.

2. 실험과정
이번 실험은 크게 아래와 같은 단계로 진행되었다.
① 회로 설계 (NETLIST 직접 작성)
② HSPICE로 시뮬레이션
③ Magic tool을 이용한 Layout 생성
④ Layout을 추출하여 기생 소자 추출
⑤ Layout을 추출하여 얻은 NETLIST를 HSPICE로 시뮬레이션
⑥ 두 시뮬레이션의 결과 비교

3. 회로 설계 방법
이번 실험에서는 총 3가지의 Flip Flop회로를 설계한다.
이 가운데, Master-Slave D Flip Flop만을 layout한다.
@1. Master-Slave D Flip Flop의 설계방법
D Flip Flop은 Flip Flop의 일종으로 클럭입력 CLK의 상승 또는 하강 엣지에서 데이터 입력 D의 값을 읽어 현재 상태 Q로 출력하는 Flip Flop이다. 그 중에 Master-Slave D Flip Flop은 Master-Slave 구조를 갖는 D Flip Flop으로 2개의 D latch로 구성되어 있다.
이번 설계에서는 우선 게이트를 이용하여 아래와 같은 D latch를 구성하였다.

<중략>

7. Timing 측정
이번 실험에서 우리는 동일한 기능을 하는 3종류의 D F/F을 시뮬레이션하였다.
이들간의 차이를 알아보기 위해 좀 더 자세히 Timing을 측정해본다.
① Set up time
Set up time은 클럭의 엣지가 발생하기 이전에 입력 신호가 변해서는 안되는 최소 시간간격을 의미한다. 세 가지의 D F/F은 클럭 입력과 데이터 입력 CLK와 D의 파형이 같으므로, Set up time과 Hold time은 동일하다.
100ns의 클럭상승엣지 이전에, D의 값이 50ns에서 변하고 그 이후에 안정하므로, set up time은 50ns가 된다.

참고 자료

없음