동기 및 비동기 카운터회로 설계결과보고서

목차

1. 간단한 이론 분석
2. 시뮬레이션 결과
3. 설계 실험결과
4. 비고 및 고찰

본문내용

1. 간단한 이론 분석

⊙ 계수 회로 : 시간 펄스의 수를 세거나 제어 장치에서 각종 회로의 동작을  제어하는 데에 중요한 역할을 하는 회로이며, 대표적인 순서 논리 회로 중의 하나이다.
계수기 (counter)는 입력 펄스에 의해 미리 정해진 순서대로 플립플롭 회로의 상태가 변하는 것을 이용하는 것이며, 플립플롭 회로와 게이트의 조합으로 구성할 수 있다.
계수 회로의 가장 기본이 되는 비동기형 계수기(asynchronous count)는 리플 계수기(ripple count)라 부르기도 하는데, 연속된 플립플롭 회로에서 앞에 있는 것의 출력이 다음 것의 입력으로 사용된다.
리플 계수기는 주로 T나 JK 플립플롭 회로를 사용하여 구성하는데, 동작하는 시간이 많이 걸리지만 간단하다는 장점도 있다.

그림 4-31. 2n진 리플 계수기
동기형 계수기는 하나의 공통된 시간 펄스에 의해서 플립플롭들이 트리거되어 모든 플립플롭의 상태가 동시에 변하기 때문에 병렬 계수기(parallel counter)라고도 한다.동기형 계수기는 리플 계수기보다 계수 속도가 빨라 보다 높은 주파수까지도 계수할 수 있어서 해독기를 사용할 때에 펄스의 일거러짐이 적다.

참고 자료

없음