VHDL을 이용한 다양한 플립플롭 및 카운터설계, 실습

소개글

(1) SR F.F.
(2) Gated SR F.F
(3) D F.F.
(4) JK F.F.
(5) Ripple 4-bit Counter
(6) Divide-by-10 Ripple Counter
(7) Synchronous 4-bit Counter
(8) 5-6-7출력 3진 Ripple Counter
(9) 2~13 출력 12진 Synchronous Counter
를 QuartusⅡ로 구현하고 시뮬레이션을 해보고 DE2보드에 다운로드하여 실습해보고 사진촬영해서
정리한 리포트 입니다.

목차

1. 실습명
2. 실습목표
3. 이론
4. 실습과정
5. 실습결과
6. 결론
7. 고찰

본문내용

(1) Flip-Flop(=F.F.)
플립플롭(Flip-Flop)은 동기식 쌍안정소자로서 쌍안정 멀티바이브레이터 (bistable multi vibrator) 라고도 한다. 트리거 회로라 불리는 회로의 일종이며, 두 개의 안정상태중 어느쪽이든지 한쪽을 보존시킨다. 보존한다라는것을 기억한다라고도 표현하며 메모리에서 가장 기본적인 기억소자가 된다. SR, D, JK, T 등이 있다.

(1-1) SR F.F.

SR F.F.는 Set와 Reset의 상태를 가지기 때문에 SR F.F.라고 부른다. High active를 기준으로 입력이 Set=0, Reset=0 일 경우 그 전상태를 유지한다. 그리고 Q=1이 되는 입력을 Set(Set=1, Reset=0 입력) 라하며 Q=0이 되는 입력 Reset(Set=0, Reset=1)이라 한다. 근데 Set=1, Reset=1일때는 상태가 정의 되지 않기 때문에 오류를 일으킬 수있다는 문제가 있다.
(1-2) Gated SR F.F.
(1-1)의 SR F.F.은 입력을 넣으면 바로 Q가 출력이 되었다. 하지만 우리는 이런 출력을 원하지 않기에 CK라는 제어 신호를 중간에 사용한다. 아무리 Set와 Reset 입력을 넣다 한들 CK의 입력이 없으면 F.F.는 동작하지 않는다. CK는 이렇게 출력을 허가한다는 뜻에서 이 F.F.를 Gated SR F.F.라고 한다.

참고 자료

없음