[아주대] 논리회로실험 6장 예비(Latch & Flip-Flop)

최초 등록일
2013.09.25
최종 저작일
2012.10
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목차

1. OBJECTIVES
2. RESUME OF THEORY
3. EQUIPMENT REQUIRED
4. PROCEDURE
5. EXPECTING RESULTS
6. 결선도(빵판)

본문내용

OBJECTIVES

실험을 통해 여러 가지의 flip-flop 회로를 구성하고 filp-flop의 동작과 원리를 알아본다.

RESUME OF THEORY
이번 실험에서는 래치와 플립플롭에 대해 실험한다.
1) R-S 래치


R-S 래치는 enable입력이 인가될 때 Reset 입력과 Set 입력에 따라 출력 값이 달라지는 회로를 말한다. enable입력이 없게 되면 Reset입력과 Set입력이 달라져도 출력은 이전의 상태를 계속 유지하게 된다. enable입력이 들어갈 때는 Reset 입력과 Set입력에 따라 출력이 달라지게 되는데, 모두 0으로 입력이 걸리게 되면 출력은 이전의 상태를 계속 유지한다. 회로의 구조에 따라 enable일 때 Set은 0이고 Reset에 입력이 인가되면 출력 값에 상관없이 NAND gate를 거쳐서 11번 핀에서 1이 출력되므로 Q는 0이 되는 Reset 효과가 발생한다. 반대로 Reset은 0이고 Set에 입력이 인가되면 3번에서 0이 출력되어 NAND gate로 0이 입력되므로 이전의 Q값에 상관없이 1이 출력되는 Set 효과가 나타나게 된다. 동시의 1을 입력하는 상태는 허용되지 않는데, 동시에 1의 입력이 들어가면 출력 Q와 Q’가 00과 11을 계속 반복하는 불안정한 상태가 되기 때문이다.

참고 자료

없음

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