[전자공학] VHDL로패리티비트설계

목차

1.이론
-비교기, 패리티비트
2.code
-code 및 code 설명
3.결과파형 및 고찰
4.참고문헌

본문내용

- 코드 설명
먼저 페리티 발생기의 경우 8bit 벡터형으로 입력값을 받고, 이에 해당하는 짝수페리티 즉, 입력값의 bit에서 1의 개수가 홀수개이면 1을, 짝수개이면 0을 출력하는 출력핀을 두었다.
비교기의 경우는 1bit 두 개를 입력받아 같으면 0, 틀리면 1을 출력하게끔 하였다. 간단하게 데이터 흐름의 방법으로 모델링 되어 있다.
c <= (a xor b);
입력된 a값과 b값의 xor를 취함으로써 손쉽게 구현하였다.
이를 통합한 parityfull은 구조적 모델링으로, parityout 의 signal을 선언하여 parity발생기에서 출력된 값을 넣어주었고 이후 비교기의 입력값으로 들어가서 임의로 정의된 p값과 비교하여 최종적으로 parity bit를 검사하여 이상이 없으면 0을 에러가 있으면 1을 출력하는 동작을 한다.
테스트벤치를 이용하여 시물레이션 하였는데, 자동으로 생성된 코드에서 아래와 같이 초기 입력값만을 추가 하였다.
signal data_in : std_logic_vector(7 downto 0):="10110011";--초기 입력값
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실습을 통해, 패리티bit에 대해 알 수 있었다. 단지 한 bit만 체크가 가능한데, 가로 세로의 개념을 도입한 CRC체크도 있다는 걸 알았고, 대역폭을 최소한 하기 위해 한bit 체크를 하지만, 가장 기본적인 오류검출과 정정 방법으로 네크워크등의 과목에서 필수적으로 익혀야하는 방법이라는 것 또한 알았다.

참고 자료

VHDL의 이해 / 최기영 저 출판사 서울 : 기한재, 1995
VHDL(회로설계와 응용) / 박현철 저 한성출판사, 1997
하드웨어 설계를 위한 VHDL기초와 응용 / 이대영 ... [등]저 출판사 서울 : 흥릉과학, 1996
VHDL기초와 응용 / 이대영 ... [등]저 출판사 서울 : 흥릉과학, 1997
http://murimlik1.nayana.org/
http://www.bigcloud.pe.kr/vhdl_p2_2.html