[디지털시스템실험(Verilog)] 32×32 Binary Multiplier 결과보고서

최초 등록일
2011.10.05
최종 저작일
2011.10
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A+등급 : 모든 Verilog 소스코드 첨부, 시뮬레이션 결과화면 첨부, 코드 완벽 해석 (가격 2000원)
A등급 : 모든 Verilog 소스코드 첨부, 시뮬레이션 결과화면 첨부, 코드 간략 해석 (가격 1800원)
B등급 : Verilog 소스코드 첨부가 필요하지 않을 정도로 간단한 실험이거나 코드가 짧을 경우, 실험에 대한 완벽 해석은 기본 포함 (가격 1500원)

이 레포트의 등급은 ■A+등급■ 입니다.

목차

① 32×32 Unsigned Binary Multiplier의 시뮬레이션 결과

② 32×32 Signed Binary Multiplier의 시뮬레이션 결과

① 32×32 Unsigned Binary Multiplier의 설계

② 32×32 Signed Binary Multiplier의 설계

본문내용

① 32×32 Unsigned Binary Multiplier의 설계

코딩 소스는 위와 같다. 위에서부터 아래로 순차적으로 모듈을 분석해보도록 하겠다.

먼저 input은 A, B이다. A는 곱셈 연산에서의 피승수(multiplicand), B는 승수(multiplier)이다.
A와 B의 곱셈 연산으로 출력되는 결과값 ouput은 Out이다.
input A와 B가 32bit(232)이므로, 이를 곱한 결과값인 output Out은 64bit(232×232=264)가 된다.

wire W0~W31은 `피승수 A`와, `승수 B의 각 bit` 를 곱한 결과값이 된다.
이 연산은 A와 B[n](n은 0~31까지의 자연수)이 AND게이트를 통과함으로써 실행된다.
각 wire W는 adder의 가수(Addend)가 된다.

wire X0~X29는 어떠한 adder의 output 중 상위 31bit에다, MSB로 carry out값을 추가한 값이 된다.
각 wire X는 다음 adder의 피가수(Augend)가 된다.

wire Y0~30은 각 32bit adder의 ripple carry를 위한 wire이다.

...

참고 자료

없음

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