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[디지털시스템실험(Verilog)] Arithmetic Logical Unit(ALU) 결과보고서

*연*
개인인증판매자스토어
최초 등록일
2011.10.05
최종 저작일
2011.10
6페이지/한글파일 한컴오피스
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소개글

★ 타 레포트와 비교할 수 없는 최고 퀄리티의 레포트입니다 ★

판매자는 고려대학교 공과대학 재학생입니다.

학과 평균평점 : 4.2
디지털시스템실험 성적 : A+

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1. 현재 저는 디지털시스템실험 과목 뿐만 아니라 물리실험, 화학실험, 전기회로실험, 전자회로실험 등 다분야에 걸친 실험 과목 레포트를 등록해 두었으며, 검증된 퀄리티로 많은 분들이 찾아 주시고 있습니다. 모교분들은 물론이고 다른 학교 분들께도 최고의 자료가 될 것입니다.

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- 디지털시스템실험 결과레포트 기준 -
A+등급 : 모든 Verilog 소스코드 첨부, 시뮬레이션 결과화면 첨부, 코드 완벽 해석 (가격 2000원)
A등급 : 모든 Verilog 소스코드 첨부, 시뮬레이션 결과화면 첨부, 코드 간략 해석 (가격 1800원)
B등급 : Verilog 소스코드 첨부가 필요하지 않을 정도로 간단한 실험이거나 코드가 짧을 경우, 실험에 대한 완벽 해석은 기본 포함 (가격 1500원)

이 레포트의 등급은 ■A+등급■ 입니다.

목차

① Arithmetic Logical Unit의 시뮬레이션 결과

① Arithmetic Logical Unit의 설계

본문내용

① Arithmetic Logical Unit의 설계
코딩 소스는 다음과 같다. 위에서 아래로 차례대로 코드를 분석하도록 하겠다.


모듈의 input은 총 5가지, output은 총 2가지이다.
`alusign`은 연산의 unsigned/signed 여부를 결정한다. `op`는 연산의 종류를 결정하고, `data1~3`은
연산의 대상이 되는 32bit의 데이터 값이다.
`result`는 연산의 결과값을 나타낸다. 이때 곱셈 연산의 경우 32bit binary간의 곱셈 연산의 결과는 32bit를 초과할 수 있으므로, 이 때의 상위 32bit를 `hi_val`에 나타낸다. 나머지 연산의 경우 output `hi_val`은 0이 된다.

32bit의 각 wire는 op값에 따른 연산의 결과값을 저장하는 용도로 사용되는 wire이다.
5bit wire `trash`는 RCA의 각 연산에서 쓰이는 carry값을 저장하는 wire로, 이 모듈에서는 의미가 없다.
1bit wire `carry`, `zero`, `sign`, `overflow`는 op가 5일 때 compare 연산의 결과값을 저장하는 wire로, 이 모듈에서 로드하게 될 외부 모듈 `compare`의 output이다.

모듈에서 RCA의 carry in값 등 값이 0인 데이터가 쓰이는 경우가 있으므로, trash[0]의 값을 0으로 사용하기 위해 assign문을 이용하여 초기화하였다.

이후는 op값에 따른 각 연산을 정의하는 부분이다.

op=0일 경우 result = data1이다. assign문을 이용하여 `op0`의 값을 data1로 정의하였다.

...

참고 자료

없음
*연*
판매자 유형Bronze개인인증

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