[Flowrian] 덧셈 연습기 회로의 Verilog 설계 및 시뮬레이션 검증

저작시기 2011.09 |등록일 2011.09.27 | 최종수정일 2014.08.19 파일확장자압축파일 (zip) | 46페이지 | 가격 1,500원
다운로드
장바구니관심자료
상세신규 배너

소개글

덧셈 연습기 회로는 0~99 범위 내에서 2개의 정수와 그 합을 입력하면
그 덧셈 답이 맞는지 틀리는지를 알려주고 점수를 매기는 덧셈 연습용 회로이다.

덧셈 연습기 회로는 아래 그림과 같은 인터페이스를 갖는다.
* 사용자가 자판기로 차례로 입력한 2개의 피연산자와 덧셈합 숫자를 나타낸다.
* 입력된 처음의 두 숫자의 올바른 합을 ‘덧셈합’ 이 알려준다.
* 사용자가 입력한 덧셈 값이 올바르면 ‘맞음’ LED가 켜진다.
* 사용자의 덧셈이 맞으면 ‘점수’가 증가가고 틀린면 감소한다.

설계는 Verilog 언어를 이용하여 모델링 되었으며,
테스트벤치도 Verilog로 작성하여 시뮬레이션으로 논리동작을 검증하고
결과 파형을 분석하여 설계가 올바로 되었음을 증명한다.

(주)시스템 센트로이드의 Flowrian으로 설계되었으며
Verilog 소스를 포함하여 Flowrian 관련 모든 데이터가 제공된다.

목차

1. 덧셈 연습기 회로의 사양
2. 전가산기의 Verilog 설계 및 검증
3. 십진수 한자리 덧셈기의 Verilog 설계 및 검증
4. 십진수 두자리 덧셈기의 Verilog 설계 및 검증
5. RT 수준 D 플립플롭의 Verilog 설계 및 검증
6. 4 비트 레지스터의 Verilog 설계 및 검증
7. 동일 값 검사 회로의 Verilog 설계 및 검증
8. 업/다운 카운터의 Verilog 설계 및 검증
9. 제어모듈의 Verilog 설계 및 검증
10. 덧셈 연습기 최상위 회로의 Verilog 설계 및 검증

본문내용

본 문서에서는 아래의 모듈들은 Verilog 언어로 설계하여 시뮬레이션 검증을 하였다.

- 전가산기 : Dataflow 수준 Verilog 설계 및 시뮬레이션 검증
- 십진수 한 자리 덧셈기 : 구조수준 Verilog 설계 및 시뮬레이션 검증
- 십진수 두 자리 덧셈기 : 구조수준 Verilog 설계 및 시뮬레이션 검증
- D 타입 플립플롭 : RT 수준 Verilog 설계 및 시뮬레이션 검증
- 4 비트 레지스터 : RT 수준 Verilog 설계 및 시뮬레이션 검증
- 십진수 동일 값 검사 : RT 수준 Verilog 설계 및 시뮬레이션 검증
- Up/Down 카운터 : RT 수준 Verilog 설계 및 시뮬레이션 검증
- Moore 타입 유한상태머신 : RT 수준 Verilog 설계 및 시뮬레이션 검증
- 최상위 덧셈 연습기 모듈 : 구조수준 Verilog 설계 및 시뮬레이션 검증

Verilog 언어를 이용하여 디지털 논리회로의 구조 설계를 배우려는 분에게 도움이 된다.

압축파일 내 파일목록

AddPractice_v1_20110927.pdf
AddPractice_design_20110927.zip
  • 구매평가(0)
  • 구매문의(0)
      최근 구매한 회원 학교정보 보기
      1. 최근 2주간 다운받은 회원수와 학교정보이며
         구매한 본인의 구매정보도 함께 표시됩니다.
      2. 매시 정각마다 업데이트 됩니다. (02:00 ~ 21:00)
      3. 구매자의 학교정보가 없는 경우 기타로 표시됩니다.
      4. 지식포인트 보유 시 지식포인트가 차감되며
         미보유 시 아이디당 1일 3회만 제공됩니다.

      찾던 자료가 아닌가요?아래 자료들 중 찾던 자료가 있는지 확인해보세요

      • 파일확장자 [Flowrian] 주파 측정기 회로의 Verilog 설계 및 시뮬레이션 검증 24페이지
        ጠᴰ఼ ᡅሹὤ ₰ʀᅼ } Œ ™ “– Ž ୈ ᷸ ‫س‬ ഀ ‫א‬ Ȭ ᆘ ୼ ᶴ Ꮑ qŒˆ••Œ ‹Nh™Š Ӎ ᙌ X U ጠᴰ఼ ᡅሹὤ ₰ʀᅼ ૐྵ ⑊⑊⑊⑊⑊⑊⑊⑊⑊⑊⑊⑊⑊⑊⑊⑊⑊⑊⑊⑊⑊⑊⑊⑊⑊⑊⑊⑊⑊⑊⑊⑊⑊⑊⑊⑊⑊⑊⑊⑊⑊⑊⑊ YU [ ᆴ Z U s l k ϐ Ạ ┍..
      상세하단 배너
      우수 콘텐츠 서비스 품질인증 획득
      최근 본 자료더보기
      상세우측 배너
      상세우측 배너
      [Flowrian] 덧셈 연습기 회로의 Verilog 설계 및 시뮬레이션 검증
      페이지
      만족도 조사

      페이지 사용에 불편하신 점이 있으십니까?

      의견 보내기