RS와 D 플립플롭 실험 예비보고서

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대학교 실험과목 레포트입니다.

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본문내용

실험 제목
RS와 D 플립플롭 실험
실험 목적
RS(reset-set) 플립플롭(flip-flop)의 구성원리와 동작논리를 이해한다.
D(data) 플립플롭의 구성원리와 동작논리를 이해한다.
기본 이론
1. RS-FF
순서 회로를 만드는 데에는 기억 능력을 지닌 장치가 필요하게 된다. 이 가운데에서도 가장 간단하고 널리 사용되고 있는 기억 셀이 쌍안정 멀티바이브레이터, 즉 플립플롭(FF)이다. FF에는 몇 개의 종류가 있으며 그 동장, 역할도 다르지만 가장 기본적인 것은 리셋 세트 FF(reset-set FF, 즉 RS-FF)이다.
에 나타낸다. 이 FF은 2개의 출력 단자를 지니고 있다. Q라 쓰여진 출력은 세트 출력이라 부르며 Q’ 출력은 리셋 출력이라 부른다. Q와 Q’는 상호간에 상보(comprement)의 관계(Q=1 이라면 Q’=0, Q=0이라면 Q=1)에 있다.
FF은 일반적으로 Q 출력이 High이고 Q’출력이 Low일 때에 세트 상태(논리1) 에 있다고 생각한다. 이러한 것은 반대로 Q 출력이 Low 이고 Q’ 출력이 High일 때에는 리셋 상태(논리 0)에 있다고 생각한다.
입력, 리셋 입력이라 부르고 있다. 세트 입력이란 여기에 액티브한 입력(정논리라면 High 전압, 부논리라면 Low 전압)을 가했으 ㄹ때, FF은 세트 상태로 된다는 의미이다. 마찬가지로 리셋 입력에 액티브한 입력을 가하면 FF은 리셋 상태로 된다.
<그림 1 RS-FF의 구성

참고 자료

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