결과05_Latch&Flip-flop

최초 등록일
2010.11.04
최종 저작일
2010.10
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결과05_Latch&Flip-flop

목차

I. 실험결과
II. 실험에 대한 고찰

본문내용

I. 실험결과
(1) 예비과제 (1)에서 구한 R-S latch를 구성한 후 출력을 측정하라.
≫ R-S latch 회로는 플립플롭과 비슷한 형태이다. 다만 latch는 플립플롭과 달리 C 입력이 없기 때문에 입력에 따라 출력이 바로 변화한다. R(Reset)과 S(Set)의 입력으로 출력 Q를 0으로 Reset 시키거나 1로 Set 시킨다. S, R이 모두 1일 경우, Q와 QN의 신호가 모두 전달되면서 무한 피드백을 형성하기 때문에 모순이 생긴다. 즉, Q와 QN이 반대 값을 갖지 않게 된다. 그렇기 때문에 이 신호는 invalid input으로 간주된다. S, R이 각각 0이면 이전 상태를 계속해서 유지한다. S, R이 각각 0, 1일 경우에는 Reset을, 1, 0일 경우에는 Set을 시킨다.

(2) 클럭 입력을 가진 R-S F/F을 구성한 후 출력을 측정하고 결과를 검토하라.

참고 자료

『DIGITAL DESIGN』

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