Vhdl을 이용한 8x1 MUX 설계

소개글

논리회로 설계실험 레포트 입니다.

A+자료 이며, 고찰 부분 정도만 본인에 맞게 수정하시면 될 듯 합니다.

목차

1. Purpose
2. Problem Statement
3. Sources & Results

본문내용

1. Purpose
2x1 MUX 7개를 사용하여 총 3개의 셀렉트 단자를 갖는 8x1 MUX를 설계하고 입력에 따른 MUX의 동작 특성을 이해할 수 있다.

2. Problem Statement
① Describe what is the problem.
2x1 MUX를 배열하여 8x1 MUX를 설계한다. 예제에 제시된 조건으로는 주어진 entity를 사용하고 component와 port map 구문을 사용하여 설계하는 것을 원칙으로 하고 있다. 또한 추가적인 조건으로 8x1 MUX가 총 3개의 셀렉트 단자(각 2x1 MUX 별로 3개씩이 아님!!)를 갖는다. 8x1 MUX까지 설계가 완료되면, testbench 파일을 작성하여 입력에 따른 출력이 정상인지 확인해본다.

② Describe how do you solve the problem
위 그림과 같은 8x1 MUX를 설계하기 위해 우선적으로 2x1 MUX를 설계한다. 그후 new source 명령을 통해 8x1 MUX를 설계할 소스파일을 하나 생성한다. 그 후 component 명령어를 사용하여 앞에서 설계했던 2x1 MUX를 불러온다. 그리고 2x1 MUX 7개가 연결되어 총 3개의 셀렉트 단자를 거쳐야 하므로 port map 명령어를 사용하여 각각의 2x1 MUX의 입•출력 동작을 8x1 MUX에 matching 시킨다.
testbench 소스파일을 통해 설계한 논리회로가 정상적으로 동작하는지 확인해 본다.



3. Sources & Results
<빨간색 표기부분은 본 레포트 각 소스파일 하단부의 주석 부분임을 명시한다.>
<2x1 MUX 소스>
-- Company:
-- Engineer:
--
-- Create Date: 19:12:25 03/24/2009
-- Design Name:

참고 자료

없음