고성능 H.264/AVC 디블로킹 필터를 위한 4-병렬 스케줄링 아키텍처

저작시기 2012.08 |등록일 2013.03.05 파일확장자어도비 PDF (pdf) | 10페이지 | 가격 6,000원
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서지정보

발행기관 : 대한전자공학회 수록지정보 : 전자공학회논문지-SD / 49권 / 8호
저자명 : 고병수, 공진흥

목차

요약
Abstract
Ⅰ. 서론
Ⅱ. 디블로킹필터 순서 및 병렬 최적화
Ⅲ. H.264/AVC 디블로킹필터 아키텍처 설계
Ⅳ. 실험 및 고찰
Ⅴ. 결론
참고문헌
저자소개

한국어 초록

본 연구에서는 Quad FHD의 고해상도 동영상을 실시간 처리하는 고성능 H.264/AVC 디블로킹필터를 설계하였다. 연산처리 성능을 향상시키기 위해 라인에지필터 16개를 4개의 블록에지필터로 병렬 설계하였으며, 내부버퍼 크기와 연산 사이클을 줄이기 위해 H.264/AVC 디블로킹 필터 순서를 4단 병렬 지그재그 스캔 순서로 스케줄링하였다. 그리고 블록에지필터 연산 간 1사이클의 지연시간을 두어 데이터 충돌을 방지하고, 블록에지필터 간 내부버퍼를 인터리빙 버퍼로 구현하여 내부버퍼 크기를 줄였다. 0.18㎛ 공정에서 시뮬레이션한 결과, 최대 동작주파수가 90㎒이며, 게이트 수는 140.16 Kgates이다. 제안하는 H.264/AVC 디블로킹필터는 동작주파수 90㎒에서 Quad FHD급 동영상(3840×2160)을 초당 113.17프레임으로 실시간 처리가 가능한 결과이다.

영어 초록

In this paer, we proposed a parallel architecture of line & block edge filter for high-performance H.264/AVC deblocking filter for Quad Full High Definition(Quad FHD) video real time processing. To improve throughput, we designed 4-parallel block edge filter with 16 line edge filter. To reduce internal buffer size and processing cycle, we scheduled 4-parallel zig-zag scan order as deblocking filtering order. To avoid data conflicts we placed 1 delay cycle between block edge filtering. We implemented interleaving buffer, as internal buffer of block edge filter, to sharing buffer for reducing buffer size. The proposed architecture was simulated in 0.18㎛ standard cell library. The maximum operation frequency is 108㎒. The gate count is 140.16Kgates. The proposed H.264/AVC deblocking filter can support Quad FHD at 113.17 frames per second by running at 90㎒.

참고 자료

없음
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