하지만 이번 실험에서도 HSPICE를 사용하면서, 좀 더 TOOL을 다루는데 익숙해 진 것 같아 다음번에는 큰 어려움 없이 해결 할 수 있을 것 같다. ... Lab3-3 CMOS 인버터 체인 시뮬레이션 ? 목 적 1. 링 오실레이터 회로 시뮬레이션 2. 대용량부하 구동 회로 설계 및 시뮬레이션 ? 실 습 1. Lab 3을 하게 된다. ... Lab3-4 CMOS 논리회로 시뮬레이션 ? 목 적 1. 기본적인 CMOS 논리회로인 NAND 게이트와 D 플립플롭에 대해 시뮬레이션을 한다. 2.
REPORT 디지털 집적회로 과제2 과 목 명 : 디지털 집적회로 담당교수 : --- 교수님 제 출 일 : 2011년 09월 -일 금요일 인하대학교 IT공과대학 정보공학계열 정보통신공학과, 4학년 12091629 학번, --- 전가산기 진리표입니다. Z 대신에 Cin..
아날로그 과제 기본 회로 DC OP 구하기 회로 및 hspice code 시뮬레이션 결과 Voltage +단자의 전압 = 1.5V ( VCM ) , Vout의 전압 = 1.5026V ... code Rise time = Fall time = 0.1nsec 시뮬레이션 결과 Vi , Vo Relationship VTH 이후에는 잘 따라가다가 후반부에 포화되어 살짝 꺾어진다 ... 흐르는 전류 = 140uA => 약간의 오차 발생 M5에 흐르는 전류 = 278.42uA , M6에 흐르는 전류 = 69.242uA Power ( 전력소모 ) SR 구하기 회로 및 hspice
Grid 단위 : λ (lambda), 1 λ = 0.18um/2 = 0.09um (01) Layout (02) Hspice ( Magic Tool을 이용하여 추출한 netlist파일 ... & dc, tran시뮬레이션) (03)직접 손으로 작성한 netlist 파일 & dc, tran시뮬레이션 Magic tool을 이용했을 때의 netlist에는 parasitic capacitance ... 하지만 직접 netlist를 작성한 경우에는 이러한 기생 커패시터의 영향을 고려하지 않으므로 도출된 시뮬레이션 값과 같이 오차가 발생하게 된다. 각 layer에 대한 설명 02.
이는 AND gate 진리표와 일치하는 결과이므로 시뮬레이션이 잘 이루어졌음을 알 수 있다. eq \o\ac(○,4) OR Gate (01) Layout + Hspice( Magic ... 이는 NAND gate 진리표와 일치하는 결과이므로 시뮬레이션이 잘 이루어졌음을 알 수 있다. eq \o\ac(○,2) NOR Gate (01) Layout + Hspice( Magic ... gate에 Inverter를 연결하여, NOR gate는 OR gate에 Inverter를 연결하여 만든다. eq \o\ac(○,1) NAND Gate (01) Layout + Hspice
그림16은 작성한 XOR gate를 HSPICE로 시뮬레이션한 결과이다. ... 그림15는 그림14의 XOR gate를 HSPICE로 시뮬레이션한 것으로, 정상적으로 시뮬레이션이 진행되었음을 알 수 있다. ... 추출된 XOR_1.spice 파일을 sp파일로 확장자를 변경하여 시뮬레이션에 필요한 input signal, 옵션 등을 추가했고 HSPICE에서 동작하도록 수정해 주었다.
그림20은 그림5, 6의 Subcell Full Adder를 HSPICE로 시뮬레이션한 것으로, 정상적으로 시뮬레이션이 진행되었음을 알 수 있다. ... 추출된 FullAdder_CMOS.spice 파일의 확장자를 .sp로 변환하여 시뮬레이션에 필요한 input과 scale 등의 옵션을 입력해주면 HSPICE에서 정상적으로 동작하는지 ... Static CMOS Full Adder Layout, HSPICE Simulation 그림1은 기본 gate를 사용하지 않고 트랜지스터 레벨에서 Static CMOS Full Adder
고찰 이번 과제는 HSPICE의 기본적인 문법과 작성요령, 각 소자에 대한 기본적인 정보를 연습하기 위한 문제였다. ... 간단한 소자(inverter, NAND gate)들의 HSPICE 코드 작성을 해보고 이를 토대로 AND gate의 코드도 작성해 봤는데 기본적인 소자의 구조를 트렌지스터 레벨로 알고 ... 시뮬레이션 파형을 보면 Input파형과 output파형이 반대로 되어있는 것을 확인할 수 있고 Inverter의 시뮬레이션이 정상적으로 수행되었음을 알 수 있다.
진리표는 위의 그림과 같다. (01) Layout (Magic Tool을 이용하여 추출, & tran 시뮬레이션) 1) 2:1 MUX 2) 4:1 MUX (02) Hspice ( 손으로 ... 작성한 netlist파일 & tran 시뮬레이션) 2:1 MUX 오차가 거의 없고 정상적으로 파형이 도출되었다. 4:1 MUX 오차가 거의 없었다.
파일 & tran 시뮬레이션 → CLK 입력: 125MHz(주기: 8ns) (02) 직접 손으로 작성한 netlist 파일 & tran시뮬레이션 → CLK 입력: 125MHz(주기 ... Positive edge일 때의 D값을 Q로 출력하며 그 외의 모든 경우 Q는 원래의 Q값을 유지한다. (01) Layout + Hspice(Magic Tool을 이용하여 추출한 netlist ... 이를 통해 Post-sim과 Pre-sim 모두 Flip-Flop의 동작이 잘 이루어짐을 시뮬레이션을 통해 알 수 있었다.
설정하면 Propagation Delay는 줄지 않고 일정하여 출력 결과에 제한이 있을 수 있으므로 회로마다, 공정마다 동작 가능한 주파수가 정해져 있다. (01) Layout + Hspice ... 이번 실습에서는 이 중 2:1 Mux와 4:1 Mux의 Layout을 그리고 netlist 작성 후 시뮬레이션 결과가 잘 나오는 지 확인하였다. 2) 2:1 Multiplexer eq ... (Magic Tool을 이용하여 추출한 netlist 파일 & tran 시뮬레이션 → 입력 주파수 10MHz 이내 eq \o\ac(○,1) 2 : 1 Multiplexer eq \o
시뮬레이션 파형 고찰 다음은 레이아웃에서 추출한 netlist를 가지고 hspice 시뮬레이션을 한 결과이다. 우선 결과적으로는 만족스러운 결과가 도출되었다. ... Layout, Netlist, 시뮬레이션 파형 결과 Layout 고찰 기존의 Master slave flipflop을 구성하기 위해서는 다음과 같이 nand 게이트 4개와 인버터가
Xor gate 회로는 다음과 같은 진리표를 갖는 동작을 하는 회로이다.위의 진리표로 카르노맵을 구성해 입력식을 추출해보면 X=A’B+AB’ 가 나오게 된다. 이를 cmos gate로 바꾸는 과정을 살펴보면 아래의 n-mos network에 A’B를 직렬로, AB’를 ..
Magic tool을 이용해 NAND, NOR, AND, OR gate를 구성하였다.1.NAND, NOR gateCmos logic gate설계시 Pull-down network와 Pull-up network의 특성에 의해 출력이 반전된 결과가 나오게 된다. 위의 그림..
HSPICE와 CosmosScope 툴을 이용해 수백 번의 시뮬레이션을 거쳐 오차를 최대한 줄여나갔고 그렇게 프로젝트를 진행한 동료와 2주에 걸쳐 완성할 수 있었습니다. ... HSPICE라는 툴을 사용하면 이른 시간 안에 정확한 값을 찾을 수 있지만, 정품이 아니고 하나에 수백만 원을 호가하는 툴이었습니다. ... 그리고 저는 프로젝트에 필요한 기본적인 이론을 팀원들에게 알려주고 시뮬레이션을 통해 정확한 결괏값을 찾아갔습니다.
이번 주차에서는 flip-flop을 layout하게된다. 이 flip-flop은 2개의 latch로 만들 수 있다. 두 장치 모두 clk을 입력받는 다는 공통점이 있다. 차이점은 latch는 clk의 신호가 1일 때 지속적으로 입력의 값을 출력으로 전달하고, flip-..
. ■ XOR Gate (01) Layout + Hspice( Magic Tool을 이용하여 추출한 netlist파일 & tran시뮬레이션) • XOR Layout은 = (A+B)( ... 따라서 시뮬레이션이 정상적으로 잘 이루어졌음을 알 수 있다. ... 따라서 이를 해결하기 위해 pre-sim과 post-sim 모두 입력 A, B의 주기를 각각 2u, 1.8u로 늘려서 시뮬레이션을 다시 돌려보았다. → [그림 7]은 pre-sim,
결과 차이점 확인 & 이유 : 위 세가지 Corner에 대해 DC Analysis 시뮬레이션을 진행하기 위해 작성한 Hspice netlist는 다음과 같다. ... 9.09fF .op .tran 1n 10u .probe .end eq \o\ac(○,2) dc, tran 시뮬레이션 (03)직접 손으로 작성한 netlist 파일 & dc, tran시뮬레이션 ... 2) NMOS: • Ndc(Ndcontact) → [Ndiffusion – Met: Post-sim ( Magic Tool을 이용하여 추출한 netlist파일 & dc, tran시뮬레이션
