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counter 독후감 - counter 관련 독후감 1건 제공

"counter" 검색결과 1-20 / 4,805건

  • 한글파일 ring counter, jhonson counter 결과레포트
    고찰 이번 실험은 nexy4 board과 verilog code를 사용하여 ring counter, jhonson counter를 설계하고 실제로 board에 나타나는 결과를 확인하는 ... 실험이었다. ring counter 와 jhonson counter 카운터의 차이점은 맨 마지막 플립플롭의 출력을 첫 번 째 플립플롭의 입력으로 연결하느냐, 아니면 마지막 플립플롭의 ... 0100그림 5 ringcounter 1000 -jhonsoncounter code, testbench, simulation 그림 7 jhonson 0001그림 8 jhonson
    리포트 | 4페이지 | 2,000원 | 등록일 2022.08.22
  • 파일확장자 한양대 counter
    Chapter 1. 실험 목적JK Flip Flop을 포함한 소자들을 이용해 10진 카운터를 설계한 뒤, truth table을 확인한다. 또한, 7-segment를 추가로 연결해 출력되는 결과값을 알아본다.Chapter 2. 관련 이론이번 실험에서는 10진 카운터를 ..
    리포트 | 5페이지 | 2,000원 | 등록일 2023.03.21
  • 한글파일 ring,jhonson counter 예비레포트
    실험 목적 -fpga를 통해 ring counter, jhonson counter 시뮬레이션 3. ... Pspice simulation -ring counter -jhonson counter 5. ... 최적화는 면적의 초소화, 동작의 도속화를 한다. (6) shift register counter -ring counter ring counter는 플립플롭이 피드백 방식으로 직렬로
    리포트 | 7페이지 | 1,000원 | 등록일 2022.08.21
  • 파일확장자 ripple carry counter verilog 프로그래밍
    리포트 | 3페이지 | 2,500원 | 등록일 2021.12.07
  • 한글파일 예비보고서(4) 카운터 counter
    관련이론 카운터(counter)는 플립플롭을 이용하여 계수 동작을 하도록 만든 것이다. ... 구체적으로, 카운트-업 (count-up), 카운트-다운 (count-down), 십진, 리플 캐리 (ripple carry), 모듈러스 (modulus) N 카운터 등 각종 비동기식 ... 또 이 카운터의 플립플롭들은 CLK가 1에서 0으로 바뀔 때 동작하고 클럭 펄스가 들어오기 전에는 모든 플립플롭들을 0으로 CLR(clear)시켜 둔다.
    리포트 | 11페이지 | 2,000원 | 등록일 2020.10.14
  • 한글파일 VHDL_4_counter, sequence detector, 4way traffic light counter, Soda vending machine
    State = OneZero, D_out = 0 실습제목: 4way traffic light counter 1. ... , clock = rising_edge, Reset = 0 D_in = 0, State = OneZero, D_out = 0 7) 260ns, clock = rising_edge, ... 신호등은 기본적으로 빨강, 노랑, 초록 3가지의 색을 가지며 한 신호등이 노랑불이t : Red count : 4 5) 180ns, clock = rising_edge, Reset =
    리포트 | 34페이지 | 2,000원 | 등록일 2021.09.23 | 수정일 2022.04.04
  • 워드파일 베릴로그 1-digit BCD counter 설계
    디지털시스템설계 #5 Report 2018. 6. 6 제출 실험목적 위 그림과 같은 입, 출력값을 가지는 2-digit BCD counter를 설계하는 것이 이번 실험내용. ... @ (posedge clk or negedge rstn) begin //rstn이 0일경우 클럭에 상관없이 무조건 모든값 리셋. if(! ... is automatically maintained // and may be overwritten //{module {bcd}} module bcd ( inc ,dec ,rstn ,clk
    리포트 | 21페이지 | 2,500원 | 등록일 2021.04.09
  • 워드파일 논리회로설계실험 9주차 counter설계
    이때 Single counter와 Up-down counter와 같은 counter들의 modeling 방식을 참고하여 구현할 수 있다. ... counter의 기본 구조이다. ... 또한 두 ripple counter의 출력 wave가 일치하므로 정상적으로 구현하였음을 알 수 있었다. 4.2) Ring counter Ring counter의 simulation
    리포트 | 6페이지 | 3,000원 | 등록일 2023.09.11
  • 워드파일 논리회로설계실험 10주차 up down counter설계
    Module instantiation 부분에서는 구현한 두가지의 Moore counter, Mealy counter의 module을 선언하였다. ... . 3.3) Testbench Testbench code의 input에는 Moore counter와 Mealy counter 둘 다 reg로 RESET, MODE를 선언하였다. output에는 ... Moore counter에서는 OUT, STATE, NEXT_STATE를 wire로, Mealy counter에서는 OUT, STATE를 wire로 선언하였다.
    리포트 | 7페이지 | 3,000원 | 등록일 2023.09.11
  • 워드파일 FPGA Board를 이용한 FSM회로의 구현 (up-counter) 결과레포트
    FPGA Board를 이용한 FSM회로의 구현 (up-counter) 결과레포트 1. 실험 제목 1) FPGA Board를 이용한 FSM회로의 구현 (up-counter) 2. ... 그에 비해 Verilog HDL과 FPGA를 이용해 카운터를 설계할 때는 count = count + 1; 과 같이 간단한 코드로 논리를 만들 수 있어서 간편했다. ... 입력을 먼저 HIGH로 놓은 후 clk를 작동시켜 출력을 초기화했다.
    리포트 | 2페이지 | 1,000원 | 등록일 2022.11.06
  • 파일확장자 십진 계수기 (BCD counter) 결과보고서 A+ 레포트
    ∘ 오차 및 토의- 이번 실험에서 10진 계수기의 작동 원리를 알아보고 그 특성을 살펴보았다. 계수기에서 1001에서 1010으로 넘어갈 때 NAND gate에 입력 신호가 0, 0이 들어가므로 1이 출력된다. 따라서 CLEAR에 신호가 들어가고 계수기는 0000이 출..
    리포트 | 4페이지 | 2,000원 | 등록일 2023.11.15
  • 워드파일 FPGA Board를 이용한 FSM회로의 구현 (up-counter) 예비레포트
    FPGA Board를 이용한 FSM회로의 구현 (up-counter) 예비레포트 1. 실험 제목 1) FPGA Board를 이용한 FSM회로의 구현 (up-counter) 2. ... Vivado Simulation Result module code testbench code simulation waveform 6.
    리포트 | 5페이지 | 1,000원 | 등록일 2022.11.06
  • 한글파일 디지털논리회로실험(Verilog HDL) - Real-time clock, counter
    Use the button switch KEY0 to toggle the up/down behaviors of the counters, and KEY1 to reset the counter ... Can design using oscillator, register, and down-counter. 2. ... to decrement the contents of the counter at one-second intervals.
    리포트 | 8페이지 | 1,000원 | 등록일 2019.08.29
  • 워드파일 인하대 fpga 4주차 latch, FF, counter보고서
    counter RTL MAP test bench test bench frequency divider counter module counter module을 모은 top module ... FPGA 4주차 보고서 Gated D latch D_ Flip-flop RTL MAP test_bench 4bit-up counter RTL MAP test bench 4bit down
    리포트 | 14페이지 | 3,000원 | 등록일 2020.07.07
  • 워드파일 기초실험1 7 segment counter 결과보고서(틴커캐드)
    그래서 저항(145옴)을 통해 전류의 양을 조절했다. 2. counter (1) 4 bit decade counter : 4bit decade counter를 이용해 입력되는 값이 ... 상태가 바뀌는 조건은 clock가 1->0으로 떨어지는 그 시점에만 해당한다. (2) 7 segment-decade counter : 7 segment와 decade counter를 ... 다음 실험은 counter를 이용해 입력되는 비트 수는 4이지만 출력은 0000부터 1001까지 변하는 counter를 구현하는 실험이었다.
    리포트 | 7페이지 | 1,000원 | 등록일 2023.03.12 | 수정일 2023.11.29
  • 워드파일 기초전자설계및실험 예비보고서 Mod N counter
    실험 제목: Mod N counter 조: 이름: 학번: 실험에 관련된 이론 2.1 동기/비동기 카운터 비동기식 카운터(리플 카운터) - 클록펄스에 모든 플립플롭이 동기화되지 않으며 ... 1 0 1 0 1 1 0 0 0 1 1 1 1 0 1 1 1 0 1 0 0 0 1 1 0 0 0 0 1 0 0 1 1 1 0 0 1 참고문헌 1. http://www.ktword.co.kr
    리포트 | 8페이지 | 1,000원 | 등록일 2019.09.29 | 수정일 2019.09.30
  • 파일확장자 실험7 십진 계수기 (BCD counter) 결과보고서 A+ 레포트
    마지막 실험은 TTL IC 7490을 사용하여 counter의 응용을 실험해보는 것이었다.
    리포트 | 4페이지 | 2,000원 | 등록일 2023.11.15
  • 파일확장자 (logisim)mod-8counter를 이용한 잭팟 논리회로&보고서
    "(logisim)mod-8counter를 이용한 잭팟 논리회로&보고서"에 대한 내용입니다.
    리포트 | 1,500원 | 등록일 2019.11.10
  • 한글파일 디지털논리회로실험(Verilog HDL) -BCD counter, HEELO shifter
    Use a counter to determine the one second intervals. ... Part Ⅳ : BCD 카운터 설계◉실험목적 : 50-MHz clock을 사용하여 counter를 구현해본다.(1) SummaryDesign and implement a circuit ... Non-blocking Assignments◉50-MHz clock- 1초를 카운트 하기 위해 50000000번 카운트 해야한다.- 50000000을 저장하기 위해 26bit가 필요함
    리포트 | 6페이지 | 1,000원 | 등록일 2019.08.29
  • 한글파일 VHDL 실습 (D-FF, JK-FF, 8-bit counter) 예비
    VHDL 실습(D-FF, JK-FF, 8-bit counter) 예비보고서 가. ... JK 플립플롭의 동작을 기능표로 나타내면 그림 4-5(c)와 같다. ... PR과 CLR에 따른 출력 Q와 Q'의 동작을 그림 4-6(c)에 기능표로 나타내었다.
    리포트 | 5페이지 | 1,000원 | 등록일 2021.01.06
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