[디지털시스템] Project3 보고서 VHDL을 이용한 Digital Clock 설계 (소스포함)

소개글

digital clock chip 에 있어 사용되는 TIME, DATE, WEEK, TIMER BLOCK 을 VHDL(VHSIC Hardware Description Language)로 설계하여 그 소스 코드와 결과를 담고 있는 보고서 입니다.

목차

1 Introduction
2 Problem Statement
2.1 Describe what the problem is.
2.2 Describe how you do solve the problem.
2.2.1 DATE BLOCK
2.2.2 DATE BLOCK 의 SET_GEN 에 대한 상태표
2.2.3 DATE BLOCK의 DATE_GEN
2.2.4 WEEK BLOCK
2.2.5 WEEK BLOCK 의 SET_GEN 에 대한 상태표
2.2.6 WEEK BLOCK 의 WEEK_GEN
2.2.7 TIMER BLOCK
3 Implementation
3.1 설명된 내용을 바탕으로 DATE, WEEK, TIMER 를 설계한다.
3.2 주어진 테스트 벤치 코드를 이용하여 설계한 DATE, WEEK, TIMER 가 동작하는지
확인한다.
4 Result
4.1 DATE BLOCK SIMULATION
4.2 WEEK BLOCK SIMULATION
4.3 TIMER BLOCK SIMULATION
5 Conclusion & Evaluation
6 Source Code (with suitable comments)
6.1 DATE BLOCK - VHDL CODE
6.2 WEEK BLOCK - VHDL CODE
6.3 TIMER BLOCK - VHDL CODE
6.4 DATE, WEEK, TIMER BLOCK TEST BENCH CODE

본문내용

2 Problem Statement
2.1 Describe what the problem is.
Digital Clock Chip 에서 사용되는 TIME, DATE, WEEK, TIMER BLOCK 을 설계하고자 한다.
이 중에서 TIME BLOCK 은 미리 설계되어 제공 되므로 DATE 와 WEKK, TIMER
BLOCK 을 설계한다. 이 후 설계한 각 BLOCK 을 주어진 테스트 벤치 코드로
시뮬레이션하여 에러메시지 없이 통과되도록 해야 한다.
2.2 Describe how you do solve the problem.
2.2.1 DATE BLOCK
DATA BLOCK 은 위의 그림과 같은 구조를 가진다. DATE BLOCK 은 세부적으로
SET_GEN 과 DATE_GEN 이라는 2 BLOCK 으로 나뉘어 있다.
- INPUT : CLK 는 system clock 이다. MODE1[1:0]은 시간/날짜/요일/타이머 4 개의 모드
중 날짜 모드를 가리킨다. MODE2[1:0]는 ‘일반’ / ‘월 증가’ / ‘일 증가’ 세가지 모드를
제어해주는 신호이다. INCREASE 는 SET 이 CLK 의 falling edge 에서 눌려 졌을 때, 그
다음 CLK 의 falling edge 에서부터 발생하여 CLK 의 한 주기 동안 유지된다. (지난
프로젝트에서 만든 MODE GENERATOR 에서 생성되는 신호이다.) INC_MON,

참고 자료

없음