VHDL - 가산기, 반가산기, 4bit 병렬가산기, 8bit cla, SR 래치, D 래치
- 최초 등록일
- 2006.11.04
- 최종 저작일
- 2004.06
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소개글
가산기, 반가산기, 4bit 병렬가산기, 8bit CLA,
SR Latch, D Latch
Edge T Filp Flop 의 VHDL 소스
컴파일 실행환경
MAX PLUS II V10.2
본문내용
LIBRARY IEEE;
USE IEEE.std_logic_1164.all;
USE IEEE.std_logic_arith.all;
ENTITY ripple4_str IS
PORT(
a : IN std_logic_vector(3 downto 0);
b : IN std_logic_vector(3 downto 0);
c : IN std_logic;
s : OUT std_logic_vector(3 downto 0);
cout : OUT std_logic
);
END ripple4_str;
ARCHITECTURE main OF ripple4_str IS
COMPONENT add_module
PORT (
a_i,b_i,c_i : IN std_logic;
s_o : OUT std_logic;
c_o : OUT std_logic
);
END COMPONENT;
SIGNAL X4 : STD_LOGIC;
SIGNAL X5 : STD_LOGIC;
SIGNAL X6 : STD_LOGIC;
BEGIN
gate1 : add_module PORT MAP (a_i=>a(0), b_i=>b(0), c_i=>c, s_o=>s(0), c_o=>X4);
gate2 : add_module PORT MAP (a_i=>a(1), b_i=>b(1), c_i=>X4, s_o=>s(1), c_o=>X5);
gate3 : add_module PORT MAP (a_i=>a(2), b_i=>b(2), c_i=>X5, s_o=>s(2), c_o=>X6);
gate4 : add_module PORT MAP (a_i=>a(3), b_i=>b(3), c_i=>X6, s_o=>s(3), c_o=>cout);
END main;
참고 자료
없음
