[컴퓨터구조 및 VHDL][Quartus 2,max,verilog]verilog_hdl을 이용한 Single_Cylce_Mips설계 및 분석..

소개글

Quartus2 혹은 max2 플러스를 이용한 Verilog-HDL언어를 이용한
코딩 중...Single_Cylce_Mips에 관련한 코딩과 소스와 결과 분석에 관한
프로젝트 결과물입니다.

목차

1.소스(코딩)
2.시뮬레이션 파형
3. Floorplan View
4. Report File(rpt파일분석)
5. 테스트 프로그램
6. 개발 후기 및 소감

본문내용

Verilog_HDL을 이용한 코딩중 Single_Cycle_MIPs에 관한 내용으로써
ALU와 MUX등을 통합한 소스 코딩입니다.

본문내용중..

모든 모듈들을 통합하는 TOP module 입니다.
//module top (clk, rst,
module project (clk, rst, o_pc_in, o_pc_out, o_inst_out,
o_RegDst, o_ALUSrc, o_MemtoReg, o_RegWrite, o_MemRead,
o_MemWrite, o_Branch, o_ALUOp, o_Jump, o_w_r_a,
o_pc_add, o_reg_out1, o_reg_out2, o_out_sign_extend,
o_alu_in_b, o_add_out, o_mux_out3,
o_reg_in6, o_reg_in5, o_reg_in4, o_reg_in3, o_reg_in2, o_reg_in1,
o_add_in, o_jum_ad, o_Write_data, o_b_z, o_result,
o_alu_con, o_zero, o_q,
);

참고 자료

computer structure & Verilog-HDL