Digital Clock 설계-FPGA

목차

1. 실험결과
1) 코드설명
2) 모델심 시뮬레이션 파형
3) 시뮬레이션 파형 설명
4) schematic view ( Synthesize – XST > view RTL schematic )
5) design summary에서 logic에 사용한 FF개수 및 LUT개수
6) IMPACT를 이용한 Program succeeded 결과
7) 보드 동작 사진

2. 실험고찰

본문내용

3. 시뮬레이션 파형 설명
처음에 파형의 모습을 살펴보면 clr은 1, cnt는 0, load값은 3, num값은 0으로 설정되어 있다. 그 다음 부분을 차례로 살펴보면 4ns 지연된 뒤 clr값은 0으로 값이 변하는 것을 볼 수가 있다. 그 후 6ns 지연된 뒤에 cnt값이 1이 됨을 볼 수가 있는데 이 때 부터 1초, 2초 카운트가 된다. 20ns가 지연된 뒤 cnt값은 0이 되고 load값은 110이 되는데 이는 시간의 십의 자리를 set하겠다는 것을 알 수가 있다.
10ns 뒤에 num값은 2가 되고 10ns 뒤에 load값은 101이 되는데 이는 시간의 일의 자리를 set 하겠다는 것이기 때문에 그 뒤 10ns 후에 num값은 3이 돼서 시간이 23시로 설정됨을 알 수 있다.
10ns뒤 load값은 100이 되고 10ns 뒤 num값은 1이 됨을 볼 수가 있다. 이는 분의 십의 자리 부분을 setting한다는 것을 알 수 있다. 10ns뒤 load값은 011이 되고, 또 10ns 뒤 num값이 5가 됨을 볼 수 있는데 결과적으로 15분이 되었다는 것을 볼 수가 있다.

참고 자료

없음