논리회로실험2014 -Adder Subtractor

목차

1. Purpose

2. Background
1) Lab Assignment 1
2) Full Adder 설계
3) Full Subtractor 설계
4) 4-bits Full Adder and Subtractor 설계

3. Sources & Results
1) VHDL source.
2) Test bench source
3) Result wave

4. Result analysis
1) Lab_Assignment_1
2) Add_Sub
3) Add_Sub_5bits

5. Discussion

본문내용

1. Purpose
1) full adder 모듈을 component로 선언하여 4-bits Full Adder and Subtractor를 설계한다.
2) 내부 신호 및 component의 사용 방법을 학습한다.
3) ISE Design Suite를 이용하여 설계한 회로를 simulate하여 정상 작동여부를 확인한다.

2. Background
1) Lab Assignment 1
S= (x and y) or z의 논리식을 VHDL 코드로 작성하여 simulate하는 과제이다. 먼저 x and y의 결과 값을 저장할 temp라는 내부 신호를 Architecture와 begin사이에 선언하여야 한다. 그리고 그 temp or z를 S에 assign하는 코드를 작성하여, simulate한다. 여기에서 가장 중요한 것은 내부 신호를 선언하는 것을 연습하는 것이다.

<중 략 >

5. Discussion
이번 실험은 Or-gate와 And_gate를 이용하여 간단한 논리회로를 만들어 보고, 4bit Adder and Subtractor 와 5bit Adder and Subtractor를 구성하여 4bit Adder and Subtractor에서 발생하는 overflow 를 5bit Adder and Subtractor를 이용하여 overflow를 없애주는 실험을 하는 것이다.
처음으로 VHDL을 이용하여 논리회로를 설계했다. 2학년 때 수강했던 c언어와는 비슷하면서도 많은 차이를 보이는 것 같다. 메인함수만 따지면, library를 참조하고, 변수선언하고 코딩하는 구조적인 부분은 비슷하지만, 디테일한 부분에서 차이가 많아 익숙해지는데 시간이 걸렸다. 4bits 가/감산기를 설계할 때, Full_Adder가 아닌 Full_Adder의 y입력에 y xor m을 입력하는 부분까지 포함해서 component를 선언하려고 시도했는데, component를 불러오는 port map 부분에서 전해야할 변수가 늘어나 혼란이 와 Full_Adder를 component로 하는 가/감산기를 설계하게 되었다.

참고 자료

없음