02 논리회로설계실험 예비보고서

목차

1. 실험 목표
2. 예비 이론
3. 실험 내용
4. 출처 (Reference)
5. 고찰

본문내용

1. 실험 목표
VHDL을 이용하여 반가산기와 전가산기를 동작적 모델링과 자료 흐름 모델링으로 설계한다.
그리고, 각 가산기의 논리회로를 그려본다.


2. 예비 이론
(1) 반가산기
Half adder, 반가산기는 사칙 연산을 수행하는 기본 회로이며, 2진수 한 자리를 나타내는 2개의 수를 입력하여 합(SUM)과 자리올림 수(Carry)를 구해주는 덧셈 회로로서, 컴퓨터 내부에서 가장 기본적인 계산을 수행하는 회로이다.

1bit의 2진수 2개를 연산할 때, 입력 변수의 내용은 1과 0만 존재 할 수 있으므로, 2변수에서 입력되는 조합은 다음과 같은 4가지 경우만 발생한다.

(2) 전가산기
Full adder, 2진수 한 자리만 계산 할 수 있는 반 가산기는 덧셈을 할 때 아랫자리에서 올라오는 자리올림 수를 고려하지 않는다. 따라서 반 가산기는 두 자리 이상을 계산할 때 사용할 수 없다.

아랫자리에서 올라온 자리올림을 함께 덧셈하여 두자리의 합을 계산하고, 자리올림을 다음 자리에서 함께 계산되게 하는 회로를 전 가산기라 한다. 즉, 전가산기는 두자리 2진수와 자리올림을 함께 덧셈한다.

참고 자료

반가산기 - http://jojo.namoweb.net/jusan/char3/3400-1.htm
전가산기 - http://jojo.namoweb.net/jusan/char3/3400-2.htm